KR20050027851A - 반도체 소자의 제조 방법 - Google Patents
반도체 소자의 제조 방법 Download PDFInfo
- Publication number
- KR20050027851A KR20050027851A KR1020030064235A KR20030064235A KR20050027851A KR 20050027851 A KR20050027851 A KR 20050027851A KR 1020030064235 A KR1020030064235 A KR 1020030064235A KR 20030064235 A KR20030064235 A KR 20030064235A KR 20050027851 A KR20050027851 A KR 20050027851A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- nitride film
- stress
- semiconductor device
- gate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 238000000034 method Methods 0.000 title claims description 14
- 150000004767 nitrides Chemical class 0.000 claims abstract description 27
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 15
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 15
- 238000000151 deposition Methods 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000011065 in-situ storage Methods 0.000 claims 1
- 239000006117 anti-reflective coating Substances 0.000 abstract 3
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 229910044991 metal oxide Inorganic materials 0.000 abstract 1
- 150000004706 metal oxides Chemical class 0.000 abstract 1
- 229920006395 saturated elastomer Polymers 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 8
- 230000008021 deposition Effects 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000001125 extrusion Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 트랜지스터의 채널 및 확장 영역에 가해지는 스트레스를 조절함으로써 NMOS 트랜지스터 및 PMOS 트랜지스터의 포화 전류의 열화를 방지하기 위한 반도체 소자의 제조 방법에 관한 것으로, 상기 반도체 소자의 제조 방법은 소정의 하부 구조가 형성된 반도체 기판에 게이트 및 소오스/드레인 접합 영역을 형성하는 단계와, 상기 게이트 전극 상부 및 소오드/드레인 접합 영역에 실리사이드를 형성하는 단계와, 상기 실리사이드를 형성한 결과물에 반사 방지막으로 압축 스트레스를 갖는 질화막과 인장 스트레스를 갖는 질화막을 교대로 증착하여 2~10층 구조로 형성하는 단계를 포함하여 구성된다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 반사 방지막 증착 공정에 따라 채널 영역과 확장 영역에 가해지는 스트레스를 방지하여 트랜지스터의 포화 전류 특성 열화를 방지하기 위한 반도체 소자의 제조 방법에 관한 것이다.
반도체 제조 공정에서 특히 로직 소자의 제조 공정에 있어서 소자의 동작 속도는 매우 중요한 요소로 작용하기 때문에 저항을 감소시키기 위해 실리사이드 공정을 적용하고 있다.
이러한 실리사이드 형성 공정은 금속을 증착하고 열공정에 의해 금속 실리사이드막을 형성하는 것인데, 통상의 실리사이드 공정은 실리콘으로 구성되는 액티브 영역과 게이트 형성 물질인 폴리실리콘 상부에만 실리사이드가 형성되고 그 이외의 절연 물질에는 실리사이드막이 형성되지 않도록 하는 샐리사이드(Self Aligned Silicide) 공정을 채택하고 있다.
이하, 첨부된 도면을 참조하여 상기 종래 기술에 의한 반도체 소자의 제조 방법을 상세히 설명한다.
도1a 내지 도1c는 종래 기술에 의한 반도체 소자의 제조 방법을 나타낸 공정 단면도들이다.
우선, 도1a에 도시된 바와 같이 실리콘 기판(100) 상에 필드 산화막(110)을 형성하여 소자의 액티브 영역과 필드 영역을 구분하고 웰(미도시함) 형성 공정을 진행한다. 그리고, 액티브 영역에 게이트 산화막(120)을 형성하고 폴리실리콘막(130)을 증착한 후 소정의 사진 및 식각 공정을 진행하여 게이트를 패터닝한다.
상기 게이트 패터닝 후 도시되지는 않지만 저농도의 불순물 이온 주입을 실시하여 LDD(Lightly Doped Drain) 영역을 형성하고, 게이트의 측벽에 스페이서(140)를 형성한 다음 게이트와 스페이서를 마스크로 이용한 고농도 불순물 이온 주입을 실시하여 소오스/드레인 영역(150)을 형성한 후 게이트 전극 상부 및 소오드/드레인 영역에 실리사이드(160)를 형성한다.
이어서, 도1b에 도시된 바와 같이 반사 방지용 질화막(170)을 증착한다. 이때 반사 방지막으로는 여러 종류의 막이 이용되는데, 막의 종류와 증착 조건에 따라 막의 스트레스가 다르게 나타난다.
그런 다음, 도1c에 도시된 바와 같이 층간 절연막(180)으로 BPSG막을 증착한 후 사진 및 식각 공정을 진행하여 콘택을 형성한 후 금속(190)을 증착한다.
상기 반사 방지용 질화막(170)의 스트레스가 압축에 의한 스트레스를 갖게 되면, 트랜지스터 채널 영역과 확장 영역에 스트레스를 가하여 홀(Hole)의 이동도를 증가시켜 PMOS의 포화 전류는 증가시키나 전자의 이동도는 반대로 감소시켜 NMOS의 포화 전류는 감소시키게 된다. 반대로 인장에 의한 스트레스를 갖는 반사 방지용 질화막을 이용하는 경우에는 홀(Hole)의 이동도는 감소시켜 PMOS의 포화 전류는 감소시키며 전자의 이동도는 반대로 증가시켜 NMOS의 포화 전류를 증가시키게 된다.
결국, 한쪽이 특성이 좋아지면 반대쪽 특성이 나빠지는 현상이 발생하게 되는 문제점이 발생하게 된다.
상기와 같은 문제점을 해결하기 위한 본 발명은 반사 방지용 질화막 증착시 스트레스를 조절하여 증착함으로써, 반사 방지막에 가해지는 스트레스를 최소화하기 위한 반도체 소자의 제조 방법을 제공하기 위한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 소정의 하부 구조가 형성된 반도체 기판에 게이트 및 소오스/드레인 접합 영역을 형성하는 단계와, 상기 게이트 전극 상부 및 소오드/드레인 접합 영역에 실리사이드를 형성하는 단계와, 상기 실리사이드를 형성한 결과물에 반사 방지막으로 압축 스트레스를 갖는 질화막과 인장 스트레스를 갖는 질화막을 교대로 증착하여 2~10층 구조로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법에 관한 것이다.
상기 본 발명에 의한 반도체 소자의 제조 방법에 따르면, 반사 방지용 질화막을 증착함에 있어서, 압력과 주파수 등의 증착 조건을 조절하여 압축 스트레스를 갖는 막과 인장 스트레스를 갖는 막을 교대로 형성함으로써 서로 스트레스가 상쇄되도록 하여 반사 방지막의 스트레스에 의한 캐리어의 이동도에 열화를 방지할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2c는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 공정 단면도들이다.
우선, 도2a에 도시된 바와 같이 실리콘 기판(200) 상에 필드 산화막(210)을 형성하여 소자의 액티브 영역과 필드 영역을 구분하고 웰(미도시함) 형성 공정을 진행한다. 그리고, 액티브 영역에 게이트 산화막(220)을 형성하고 폴리실리콘막(230)을 증착한 후 소정의 사진 및 식각 공정을 진행하여 게이트를 패터닝한다.
상기 게이트 패터닝 후 도시되지는 않지만 저농도의 불순물 이온 주입을 실시하여 LDD(Lightly Doped Drain) 영역을 형성하고, 게이트의 측벽에 스페이서(240)를 형성한 다음 게이트와 스페이서를 마스크로 이용한 고농도 불순물 이온 주입을 실시하여 소오스/드레인 영역(250)을 형성한 후 게이트 전극 상부 및 소오드/드레인 영역에 실리사이드(260)를 형성한다.
이어서, 도2b에 도시된 바와 같이 반사 방지용 질화막(290)을 증착한다. 이때 반사 방지막으로는 압축 스트레스를 갖는 플라즈마 질화막(270)을 증착한 후 동일 챔버 내에서 연속적으로 인장 스트레스를 갖는 질화막(280)의 형성한다. 이때, 상기 압축 스트레스를 갖는 질화막과 인장 스트레스를 갖는 질화막의 증착 순서는 변경하여도 무방하며, 상기 압출 스트레스를 갖는 질화막과 인장 스트레스를 갖는 질화막을 2~10층으로 형성하는 것이 바람직하다. 또한, 상기 질화막(290)은 SiON으로 형성한다.
상기와 같이 이중 구조로 반사 방지막(290)을 형성하면 서로 다른 스트레스를 갖는 막이 서로 스트레스를 상쇄하여 트랜지스터의 채널 영역와 확장 영역에 가해지는 스트레스가 소멸되거나 최소화되어, 결국 반사 방지용 질화막의 스트레스에 의한 캐리어의 이동도에 미치는 영향을 최소화 할 수 있게된다.
이어서, 도2c에 도시된 바와 같이 층간 절연막(300)으로 BPSG막을 증착한 후 사진 및 식각 공정을 진행하여 콘택을 형성한 후 금속(310)을 증착한다.
이와 같이 본원 발명에 의한 반도체 소자의 제조 방법에 의하면, 반사 방지용 질화막으로 압축 스트레스를 갖는 막과 인장 스트레스를 갖는 막의 이중 구조로 형성함으로써 서로 스트레스가 상쇄되도록 하여 반사 방지막의 스트레스에 의한 캐리어의 이동도에 열화를 방지할 수 있다.
상기한 바와 같이 본 발명은 트랜지스터의 채널 및 확장 영역에 가해지는 스트레스를 조절함으로써 NMOS 트랜지스터 및 PMOS 트랜지스터의 포화 전류의 열화를 방지하여 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.
도1a 내지 도1c는 종래 기술에 의한 반도체 소자의 제조 방법을 나타낸 공정 단면도들이다.
도2a 내지 도2c는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 공정 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 실리콘 기판 210 : 필드 산화막
220 : 게이트 산화막 230 : 폴리실리콘막
240 : 스페이서 250 : 소오스/드레인 영역
260 : 실리사이드 270 : 압축 스트레스 질화막
280 : 인장 스트레스 질화막 290 : 반사 방지용 질화막
Claims (3)
- 소정의 하부 구조가 형성된 반도체 기판에 게이트 및 소오스/드레인 접합 영역을 형성하는 단계와,상기 게이트 전극 상부 및 소오드/드레인 접합 영역에 실리사이드를 형성하는 단계와,상기 실리사이드를 형성한 결과물에 반사 방지막으로 압축 스트레스를 갖는 질화막과 인장 스트레스를 갖는 질화막을 교대로 증착하여 2~10층 구조로 형성하는 단계를포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 압축 스트레스를 갖는 질화막과 인장 스트레스를 갖는 질화막은 동일 인시튜에서 연속적으로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 반사 방지막으로 이용되는 질화막은 SiON막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030064235A KR20050027851A (ko) | 2003-09-16 | 2003-09-16 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030064235A KR20050027851A (ko) | 2003-09-16 | 2003-09-16 | 반도체 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050027851A true KR20050027851A (ko) | 2005-03-21 |
Family
ID=37385039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030064235A KR20050027851A (ko) | 2003-09-16 | 2003-09-16 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050027851A (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100677977B1 (ko) * | 2005-07-07 | 2007-02-02 | 동부일렉트로닉스 주식회사 | Ｍｏｓ 제조 방법 |
| US7297584B2 (en) | 2005-10-07 | 2007-11-20 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices having a dual stress liner |
| KR100872875B1 (ko) * | 2005-11-02 | 2008-12-10 | 삼성전자주식회사 | 전계 효과 트랜지스터에서 스트레스 질화막 구조제조에서의 ｈｄｐ/ｐｅｃｖｄ 방법 및 그에 의해 제조된전계 효과 트랜지스터 |
| US7808043B2 (en) | 2006-01-10 | 2010-10-05 | Samsung Electronics Co., Ltd. | Semiconductor device and methods of fabricating the same including forming spacers and etch stop layers with stress properties |
-
2003
- 2003-09-16 KR KR1020030064235A patent/KR20050027851A/ko not_active Application Discontinuation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100677977B1 (ko) * | 2005-07-07 | 2007-02-02 | 동부일렉트로닉스 주식회사 | Ｍｏｓ 제조 방법 |
| US7297584B2 (en) | 2005-10-07 | 2007-11-20 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices having a dual stress liner |
| KR100872875B1 (ko) * | 2005-11-02 | 2008-12-10 | 삼성전자주식회사 | 전계 효과 트랜지스터에서 스트레스 질화막 구조제조에서의 ｈｄｐ/ｐｅｃｖｄ 방법 및 그에 의해 제조된전계 효과 트랜지스터 |
| US7615432B2 (en) | 2005-11-02 | 2009-11-10 | Samsung Electronics Co., Ltd. | HDP/PECVD methods of fabricating stress nitride structures for field effect transistors |
| US7808043B2 (en) | 2006-01-10 | 2010-10-05 | Samsung Electronics Co., Ltd. | Semiconductor device and methods of fabricating the same including forming spacers and etch stop layers with stress properties |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7495280B2 (en) | MOS devices with corner spacers | |
| US6504192B2 (en) | Semiconductor device | |
| US7589027B2 (en) | Method of manufacturing semiconductor device | |
| KR100275733B1 (ko) | 2중층스페이서를갖는모스트랜지스터형성방법 | |
| KR20050027851A (ko) | 반도체 소자의 제조 방법 | |
| KR0179066B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| KR20010065915A (ko) | 반도체 소자의 듀얼-폴리실리콘 게이트 형성방법 | |
| KR100613098B1 (ko) | 반도체 소자의 게이트 산화막 제조 방법 | |
| KR100598284B1 (ko) | 반도체 소자 제조방법 | |
| KR100214539B1 (ko) | 듀얼 게이트절연막을 갖는 반도체소자 제조방법 | |
| KR20010008564A (ko) | 반도체장치의 트랜지스터 제조방법 | |
| KR100580050B1 (ko) | 반도체 소자의 폴리 실리콘 게이트 제조 방법 | |
| KR100429229B1 (ko) | 반도체 소자의 제조방법 | |
| KR100622812B1 (ko) | 반도체 소자의 게이트 제조 방법 | |
| KR20030000572A (ko) | 반도체소자의 제조방법 | |
| KR100552806B1 (ko) | 박막 커패시터 제조 방법 | |
| JPH11233774A (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR100863519B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR100869340B1 (ko) | 반도체 장치의 듀얼 게이트 전극 제조방법 | |
| KR20040028244A (ko) | 반도체소자의 제조방법 | |
| KR20030052834A (ko) | 반도체 소자 제조 방법 | |
| KR19980029362A (ko) | 트랜지스터 제조방법 | |
| KR20050068744A (ko) | Ｃｍｏｓ 트랜지스터 형성 방법 | |
| KR20040036960A (ko) | 반도체소자 및 그 제조방법 | |
| KR20060002127A (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |