KR20060002127A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 게이트 절연막의 열안정성을 확보할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 반도체 기판 상에 HfSiO막을 증착하는 단계; 상기 HfSiO막을 플라즈마 질화시켜 게이트절연막용 비정질 HfSiON막을 형성하는 단계; 상기 기판 결과물에 대해 플라즈마 데미지가 제거되도록 열처리하는 단계; 상기 게이트절연막용 HfSiON막 상에 게이트 폴리실리콘막을 형성하는 단계; 상기 게이트 폴리실리콘막과 게이트절연막용 HfSiON막을 패터닝하여 게이트를 형성하는 단계; 및 상기 게이트 양측의 기판 표면에 소오스/드레인 영역을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조방법{method for manufacturing a semiconductor device}
도 1a 내지 도 1e는 종래의 반도체 소자의 제조방법을 설명하기 위한 도면.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면.
*도면의 주요 부분에 대한 부호의 설명*
21 : 기판 22 : 소자분리막
23 : HfSiO막 23a : HfSiON막
24 : 폴리실리콘막 25 : 게이트
26 : LDD영역 27 : 스페이서
28 : 소오스/드레인 영역
본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는, 게이트 절연막의 열안정성을 확보할 수 있는 반도체 소자의 제조방법에 관한 것이다.
현재의 반도체 소자는 저전력 소비, 고성능 등을 위해 게이트 절연막의 두께를 감소시키고 있다. 예컨데, 0.65nm급 이하의 논리 소자의 게이트 절연막 두께는 13Å 이하로 요구되고 있다.
하지만, 게이트 절연막의 두께가 감소함에 따라 누설전류가 증가되어 일반적인 산화막 또는 질화산화막을 게이트 절연막으로 적용할 경우 소비전력이 급격히 증가된다. 한편, 보통의 고유전율 절연막을 게이트 절연막으로 적용할 경우 후속하는 열공정에 의해 절연막이 결정화되어 문턱전압의 변화, 전자/정공의 이동도(mobility) 감소 등이 야기됨은 물론 붕소 침투를 방지할 수 없어 문턱 전압의 변화를 야기한다. 또한, 열처리와 같은 고온 공정에서 고유전체가 실리콘과 반응하여 결함을 야기시킨다. 그러므로, 상기 산화막, 질화산화막 및 고유전 절연막은 실질적으로 초박막 게이트 절연막에 적용하기 곤란하다.
이하에서는 종래 반도체 소자의 제조방법을 도 1a 내지 도 1c를 참조하여 설명하도록 한다.
도 1a를 참조하면, 소자분리막(12)이 형성된 반도체 기판(11) 상에 열공정을 통해 게이트 절연막(13)을 형성한 후, 상기 게이트 절연막(13) 상에 게이트 폴리실리콘막(14)을 형성한다.
도 1b를 참조하면, 상기 게이트 폴리실리콘막(14)과 게이트 절연막(13)을 패터닝하여 게이트(15)를 형성한다. 이어서, 불순물 이온주입을 통해 게이트(15) 양측의 기판 표면에 LDD 영역(16)을 형성한다.
도 1c를 참조하면, 상기 게이트 양측벽에 스페이서(17)를 형성한 후, 불순물 이온주입을 실시하여 상기 스페이서(17)를 포함한 게이트(15) 양측의 기판 표면 내에 소오스/드레인 영역(18)을 형성한다.
그러나, 반도체 소자의 고집적화에 따라 게이트 절연막의 두께가 얇아지고 있는 추세에서, 게이트 절연막으로 적용하고 있는 열산화막은 10Å 이하의 두께로 얇게 형성시킬 수는 있으나, 얇은 두께로 인해 누설전류가 급격하게 증가되는 바, 이러한 열산화막을 게이트 절연막으로 적용하기는 실질적으로 곤란하다.
또한, 소오스/드레인을 형성하기 위해 주입된 P형 게이트 전극내의 붕소이온이 후속 열공정에 의해 채널영역으로 확산되는데, 이는 채널 영역의 도핑 농도를 변화시켜 문턱 전압 변화 등의 문제를 야기하여 신뢰성을 열화시킨다.
이를 방지하기 위해, 낮은 온도에서 후속 열처리 공정을 진행할 경우 전극내에 주입된 이온의 활성화가 어려워 게이트 절연막의 전기적인 두께가 증가되며, n형 트랜지스터의 경우에 게이트 절연막 내로 핫캐리어가 유입되어 문턱 전압 변화 등의 문제가 발생한다.
한편, 12Å이하의 질화산화막을 소자게이트 절연막으로 적용할 경우 열산화막 보다는 누설전류가 감소하지만, 이 역시 누설전류가 크므로 소자에 적용하기 곤란하다.
또한, 고유전체를 게이트 절연막으로 적용할 경우, 후속 열공정에 의한 기판 실리콘과의 반응, 경계막 추가로 인한 게이트 절연막 두께 감소의 제한 등이 문제가 되며, 후속 열공정에 의해 고유전체가 결정화되어 문턱전압의 변화 및 캐리어의 이동도 감소와 같은 문제를 유발한다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 게이트 절연막의 두께를 소망하는 두께까지 얇게 하면서도 소자 특성 저하를 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상에 HfSiO막을 증착하는 단계; 상기 HfSiO막을 플라즈마 질화시켜 게이트절연막용 비정질 HfSiON막을 형성하는 단계; 상기 기판 결과물에 대해 플라즈마 데미지가 제거되도록 열처리하는 단계; 상기 게이트절연막용 HfSiON막 상에 게이트 폴리실리콘막을 형성하는 단계; 상기 게이트 폴리실리콘막과 게이트절연막용 HfSiON막을 패터닝하여 게이트를 형성하는 단계; 및 상기 게이트 양측의 기판 표면에 소오스/드레인 영역을 형성하는 단계를 포함한다.
여기서, 상기 HfSiO막은 ALD(Atomic Layer Deposition) 또는 MOCVD(Metal Organic Chemical Vapor Deposition) 방법으로 증착하며, 상기 플라즈마 질화는 0.005∼100torr의 압력과 상온 및 질소(N2) 또는 질소(N2)/아르곤(Ar) 가스 분위기에서 100∼1000Watt의 파워로 진행한다.
그리고, 상기 플라즈마 질화는 비정질 HfSiON막 내의 질소 이온 농도가 15wt% 이상이 되도록 수행하며, 상기 열처리하는 단계는 700∼1050℃의 온도 및 산소 분위기에서 급속열처리로 진행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면이다.
도 2a를 참조하면, 소자분리막(22)이 형성된 반도체 기판(21) 상에 HfSiO막(23)을 15∼30Å의 두께로 증착한다. 여기서, HfSiO막(23)은 ALD(Atomic Layer Deposition) 또는 MOCVD(Metal Organic Chemical Vapor Deposition) 방법으로 증착한다.
도 2b를 참조하면, 상기 HfSiO막(23)을 플라즈마 질화시켜 게이트절연막용 비정질 HfSiON막(23a)을 형성한다. 여기서, 상기 플라즈마 질화는 0.005∼100torr의 압력과 상온 및 질소(N2) 또는 질소(N2)/아르곤(Ar) 가스 분위기에서 100∼1000Watt의 파워로 진행한다. 그리고, 상기 플라즈마 질화시 비정질 HfSiON막 내의 질소 이온 농도를 15wt% 이상으로 유지시킨다. 그런 다음, 비정질 HfSiON막(23a)이 형성된 기판 결과물에 대해 플라즈마 데미지가 제거되도록 열처리한다. 상기 열처리하는 단계는 700∼1050℃의 온도 및 산소 분위기에서 급속열처리로 진행한다. 이때, 상기 급속열처리에 의하여 기판의 실리콘과 고유전막 사이의 경계면에 산화막이 3Å 이하로 생성될 수 있다.
도 2c를 참조하면, 상기 비정질 HfSiON막(23a) 상에 게이트 폴리실리콘막(24)을 형성한다. 그런 다음, 상기 게이트 폴리실리콘막(24) 상에 게이트 영역을 한정하는 감광막 패턴(미도시)을 형성한다.
도 2d를 참조하면, 상기 감광막 패턴을 식각장벽으로 이용하여 상기 게이트 폴리실리콘막(24)과 비정질 HfSiON막(23a)을 식각하여 게이트(25)를 형성한다. 이 때, HBr 가스가 포함된 에천트를 사용한 비등방성 건식각 방법을 이용한다. 이어서, 식각시 발생한 플라즈마 데미지를 제거하기 위해 산소분위기에서 급속열처리를 진행한다.
그런 다음, 상기 게이트(25)의 양측 기판 표면에 불순물을 이온주입하여 LDD 영역(26)을 형성한다. 이어서, 게이트(25) 양측벽에 스페이서(27)를 형성하고, 스페이서(27)가 형성된 기판에 이온주입을 실시하여 스페이서(27)를 포함한 게이트(25) 양측 기판 내에 소오스/드레인 영역(28)을 형성한다.
이후, 일련의 후속공정들을 진행하여 반도체 소자를 완성한다.
여기서, 게이트 절연막인 비정질의 HfSiON막은 물리적인 두께는 두껍지만 유전상수가 높아 전기적인 두께가 얇으므로, 게이트 절연막의 누설전류를 감소시킬 수 있다.
또한, 게이트 절연막에 HfSiON막을 사용함으로써, 게이트 절연막이 열공정시 기판의 실리콘 또는 폴리실리콘막의 실리콘과 결합하는 것을 방지하여 보다 고온에서 열처리 할 수 있으며, 이로 인해 게이트 전극 내에 주입된 불순물들의 충분한 활성화가 가능해 이온 감소에 의한 게이트 절연막 두께 증가를 방지할 수 있다.
소자의 열안정성 및 신뢰성을 확보할 수 있다.
이상에서와 같이, 본 발명은 게이트 절연막으로 HfSiON막을 사용함으로써, 게이트 절연막을 통한 누설전류를 감소시킬 수 있다.
그리고, 본 발명은 게이트 절연막으로 HfSiON막을 사용함으로써, 소자의 열 안정성 및 신뢰성을 확보할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (5)

  1. 반도체 기판 상에 HfSiO막을 증착하는 단계;
    상기 HfSiO막을 플라즈마 질화시켜 게이트절연막용 비정질 HfSiON막을 형성하는 단계;
    상기 기판 결과물에 대해 플라즈마 데미지가 제거되도록 열처리하는 단계;
    상기 게이트절연막용 HfSiON막 상에 게이트 폴리실리콘막을 형성하는 단계;
    상기 게이트 폴리실리콘막과 게이트절연막용 HfSiON막을 패터닝하여 게이트를 형성하는 단계; 및
    상기 게이트 양측의 기판 표면에 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 HfSiO막은 ALD(Atomic Layer Deposition) 또는 MOCVD(Metal Organic Chemical Vapor Deposition) 방법으로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 플라즈마 질화는 0.005∼100torr의 압력과 상온 및 질소(N2) 또는 질소(N2)/아르곤(Ar) 가스 분위기에서 100∼1000Watt의 파워로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 플라즈마 질화는 비정질 HfSiON막 내의 질소 이온 농도가 15wt% 이상이 되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 열처리하는 단계는 700∼1050℃의 온도 및 산소 분위기에서 급속열처리로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Free format text: TRIAL NUMBER: 2011101004160; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20110627

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