KR100548524B1 - 반도체 소자의 트랜지스터 제조방법 - Google Patents

Abstract

본 발명은 소자의 신뢰성을 향상시키는 반도체 소자의 트랜지스터 제조방법을 개시한다. 개시된 본 발명의 방법은, 실리콘 기판 상에 질화산화막, 열산화막 및 폴리실리콘막이 차례로 적층된 희생 게이트 전극 패턴을 형성하는 단계; 상기 결과물 전면에 실리콘 산화질화막 및 저압 실리콘 산화막을 차례로 증착하는 단계; 상기 저압 실리콘 산화막 및 상기 실리콘 산화질화막을 식각하여 상기 희생 게이트 전극 패턴의 양측벽에 스페이서를 형성하는 단계; 상기 스페이서 양측의 기판에 소오스/드레인 영역을 형성하는 단계; 상기 소오스/드레인 영역의 표면에 선택적으로 실리사이드층을 형성하는 단계; 상기 결과물 상에 실리콘 산화막을 형성한 후, 상기 희생 게이트 전극 패턴이 노출될 때까지 상기 실리콘 산화막을 평탄화시키는 단계; 상기 희생 게이트 전극 패턴의 상기 폴리실리콘막을 선택적으로 제거한 후, 상기 결과물에 수소 이온주입을 실시하는 단계; 상기 희생 게이트 전극 패턴의 상기 열산화막을 제거하는 단계; 상기 결과물 상부에 고유전율 절연막을 증착한 후, 열처리 공정을 실시하는 단계; 상기 고유전율 절연막 상에 금속막을 증착하는 단계; 상기 실리콘 산화막이 노출될 때까지 상기 결과물을 평탄화시켜 금속막 재질의 게이트 전극을 형성하는 단계; 및 상기 결과물에 수소 가스 열처리를 실시하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 트랜지스터 제조방법{METHOD FOR MANUFACTURING TRANSISTOR OF SEMICONDUCTOR DEVICE}

도 1a 내지 도 1e는 종래의 기술에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 공정별 단면도.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 공정별 단면도.

-도면의 주요 부분에 대한 부호의 설명-

31 : 실리콘 기판 32 : 소자분리막

33 : 열산화막 34 : 질화산화막

35 : 폴리실리콘막 33a : 식각후 잔류된 열산화막

34a : 식각후 잔류된 질화산화막

35a : 식각후 잔류된 폴리실리콘막

B : 희생 게이트 전극 패턴 36 : 실리콘 산화질화막

37 : LDD 영역 38 : 저압 실리콘 산화막

36a : 식각후 잔류된 실리콘 산화질화막

38a : 식각후 잔류된 저압 실리콘 산화막

39 : 스페이서 40 : 소오스/드레인 영역

41 : 실리사이드층 42 : 실리콘 산화막

43 : 고유전율 절연막 44 : 베리어 금속막

45 : 금속막

43a : 평탄화후 잔류된 고유전율 절연막

44a : 평탄화후 잔류된 베리어 금속막 45a : 게이트 전극

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 고유전율을 갖는 게이트 절연막을 사용하는 반도체 소자의 트랜지스터 제조방법에 관한 것이다.

현재의 논리 소자는 고집적화, 소비전력 감소, 하이 퍼포먼스(high performance) 구현 등을 위해 구동 전압을 낮추어 가고 있는 추세이다. 이를 위해 게이트 절연막 두께를 낮추고, 쇼트 채널 효과(short channel effect) 등을 개선하기 위해 기존의 매립 채널(burried channel) 동작에서 표면 채널(surface channel) 동작으로 변경 적용하고 있다.

특히, 최근 90 나노미터(㎚)급 이하의 반도체 소자는 구동능력 향상과 소비 전력 감소를 위해 17Å 이하의 두께를 갖는 게이트 절연막이 요구되고 있어, 이를 위해 고유전체 물질(High-k Dielectric Material)막을 게이트 절연막으로 적용하고 있다.

도 1a 내지 도 1e는 종래의 기술에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 공정별 단면도이다.

종래의 반도체 소자의 트랜지스터 제조방법에 대하여 도 1a 내지 도 1e를 참조하여 간략하게 설명하면 다음과 같다.

종래의 반도체 소자의 트랜지스터 제조방법은, 도 1a에 도시된 바와 같이, 먼저, 액티브영역(미도시) 및 필드영역(미도시)이 정의된 실리콘 기판(11)을 제공한 다음, 상기 실리콘 기판(11)의 필드영역에 공지의 STI(Shallow Trench Isolation) 공정을 통해 소자분리막(12)을 형성한다. 그리고, 도면에 도시되어 있지는 않지만, 상기 기판에 n형 웰, 또는, p형 웰을 형성하고 나서, 문턱전압 조절용 불순물 이온주입을 실시한 후, 상기 불순물들의 활성화를 위하여 열처리 공정을 실시한다. 이어, 상기 결과물 상에 제1게이트 절연막(13) 및 제2게이트 절연막(14)을 차례로 형성한다. 이때, 상기 제1게이트 절연막(13)은 열산화막으로 이루어지며, 상기 제2게이트 절연막(14)은 고유전율(High-k) 절연막으로 이루어진다.

그런다음, 도 1b에 도시된 바와 같이, 상기 제2게이트 절연막(14) 상에 제3게이트 절연막(15) 및 폴리실리콘막(16)을 차례로 형성한다. 여기서, 상기 제3게이트 절연막(15)은 상기 고유전율 절연막 재질의 제2게이트 절연막(14)과 상기 폴리실리콘막(16)이 반응하는 것을 방지하는 역할을 한다.

그리고 나서, 도 1c에 도시된 바와 같이, 상기 폴리실리콘막, 제3게이트 절연막, 제2게이트 절연막 및 제1게이트 절연막을 선택적으로 식각하여 게이트 전극 패턴(A)을 형성한다. 여기서, 미설명된 도면부호 13a, 14a 및 15a는 각각 식각후 잔류된 제1, 제2 및 제3게이트 절연막을 나타낸 것이고, 16a는 식각후 잔류된 폴리실리콘막을 나타낸 것이다.

그런후, 상기 게이트 전극 패턴(A)을 마스크로 이용한 불순물 이온주입 공정을 통해 상기 게이트 전극 패턴(A) 양측의 실리콘 기판(11)에 LDD(Lightly Doped Drain) 영역(17)을 형성한다. 이때, 상기 게이트 전극 패턴(A)에도 불순물 이온이 주입된다. 다음으로, 상기 결과물 상부에 저압 실리콘 산화막(18) 및 실리콘 질화막(19)을 차례로 증착한다.

이어, 도 1d에 도시된 바와 같이, 상기 실리콘 질화막 및 저압 실리콘 산화막을 식각하여 상기 게이트 전극 패턴(A)의 양측벽에 스페이서(20)를 형성한다. 계속해서, 상기 게이트 전극 패턴(A) 및 스페이서(20)를 마스크로 이용한 불순물 이온주입을 실시한 후, 열처리 공정을 통해 상기 스페이서(20) 양측의 실리콘 기판(11)에 소오스/드레인 영역(21)을 형성한다. 한편, 도 1d에서 미설명된 도면부호 18a 및 19a는 각각 식각후 잔류된 저압 실리콘 산화막, 실리콘 질화막을 나타낸 것이다.

이후, 도 1e에 도시된 바와 같이, 상기 게이트 전극 패턴(A)의 배선 공정시 접촉 저항을 낮추기 위해 자기 정렬 실리사이드 공정을 실시하여 상기 게이트 전극(16a) 및 소오스/드레인 영역(21)의 표면에 선택적으로 실리사이드층(22)을 형성한다.

그러나, 종래의 기술에서는 제1게이트 절연막을 이루는 열산화막이 핫 캐리 어(Hot Carrier) 유입에 취약한 문제점이 있다. 그리고, 고유전율 절연막 재질의 제2게이트 절연막과 폴리실리콘막과의 반응을 막기 위해 상기 제2게이트 절연막과 폴리실리콘막의 사이에 형성되는 제3게이트 절연막으로 인해 게이트 절연막의 두께가 증가되므로, 게이트 절연막 전체의 두께 조절에 어려움이 따르는 문제점이 발생된다.

또한, 상기 제2게이트 절연막을 이루는 고유전율 절연막은 후속의 소오스/드레인 형성을 위한 열처리 공정이 진행됨에 따라서 결정화되는데, 이때, 결정화된 고유전율 절연막으로 인해 전자/정공의 이동도(Mobility)가 감소되는 문제점이 발생된다.

그리고, p형 게이트 전극, 즉 보론 이온이 주입된 게이트 전극을 갖는 트랜지스터의 경우, 게이트 전극 내에 주입된 보론 이온이 후속 열처리 공정시 게이트 절연막을 통과하여 채널 영역으로 침투하여 문턱 전압 등을 변화시키므로 소자의 신뢰성이 저하되는 문제점이 발생된다.

또한, 게이트 전극으로서 이온 주입된 폴리실리콘막을 이용하면, 게이트 전극의 저항을 5Ω/스퀘어 이하로 낮추기 어려워지므로, 반도체 소자의 고집적화에 대응하지 못하는 문제점이 발생된다. 그리고, 자기 정열 실리사이드 공정 시 게이트 전극 양측에 형성된 스페이서의 하부에까지 실리사이드층이 형성되어 누설전류가 발생하는 문제점이 있다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 열산화막 적용에 따른 핫 캐리어 유입 문제를 극복할 수 있음은 물론, 게이트 절연막 전체의 두께 조절의 어려움을 극복할 수 있는 반도체 소자의 트랜지스터 제조방법을 제공하려는 것이다.

또한, 본 발명의 다른 목적은 고유전율 절연막의 결정화로 인한 전자/정공의 이동도 감소를 방지할 수 있고, 또한, p형 게이트 전극에서의 보론 침투에 따른 문턱 전압 변화를 방지할 수 있는 반도체 소자의 트랜지스터 제조방법을 제공하려는 것이다.

그리고, 본 발명의 또 다른 목적은 게이트 전극의 저항을 5Ω/스퀘어 이하로 낮출 수 있고, 게이트 전극 양측의 스페이서 하부에까지 실리사이드층이 형성되는 것을 방지할 수 있는, 결국, 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조방법을 제공하려는 것이다.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 트랜지스터 제조방법은, 실리콘 기판 상에 질화산화막, 열산화막 및 폴리실리콘막이 차례로 적층된 희생 게이트 전극 패턴을 형성하는 단계; 상기 결과물 전면에 실리콘 산화질화막 및 저압 실리콘 산화막을 차례로 증착하는 단계; 상기 저압 실리콘 산화막 및 상기 실리콘 산화질화막을 식각하여 상기 희생 게이트 전극 패턴의 양측벽에 스페이서를 형성하는 단계; 상기 스페이서 양측의 기판에 소오스/드레인 영역을 형성하는 단계; 상기 소오스/드레인 영역의 표면에 선택적으로 실리사이드층을 형성하는 단계; 상기 결과물 상에 실리콘 산화막을 형성한 후, 상기 희생 게이트 전극 패턴이 노출될 때까지 상기 실리콘 산화막을 평탄화시키는 단계; 상기 희생 게이트 전 극 패턴의 상기 폴리실리콘막을 선택적으로 제거한 후, 상기 결과물에 수소 이온주입을 실시하는 단계; 상기 희생 게이트 전극 패턴의 상기 열산화막을 제거하는 단계; 상기 결과물 상부에 고유전율 절연막을 증착한 후, 열처리 공정을 실시하는 단계; 상기 고유전율 절연막 상에 금속막을 증착하는 단계; 상기 실리콘 산화막이 노출될 때까지 상기 결과물을 평탄화시켜 금속막 재질의 게이트 전극을 형성하는 단계; 및 상기 결과물에 수소 가스 열처리를 실시하는 단계를 포함하는 것을 특징으로 한다.

여기서, 상기 질화산화막은 750~950℃ 정도의 온도와 NO 가스 분위기에서 5~15Å의 두께로 형성하고, 상기 수소 이온주입은 1E15~1E16/㎠의 이온주입 도우즈 및 5~15keV의 이온주입 에너지를 가하여 실시한다. 또한, 상기 열산화막을 제거하는 단계는 HF 용액을 이용한 습식 식각을 실시하며, 상기 고유전율 절연막으로는 하프늄 질화산화막 및 탄탈륨 산화막 중 어느 하나를 이용한다. 그리고, 상기 열처리 공정은 750~850℃의 온도에서 N2O 가스를 이용하여 실시하며, 상기 금속막으로는 텅스텐, 알루미늄 및 구리 중 어느 하나를 이용한다. 또한, 상기 수소 가스 열처리는 300~420℃의 온도에서 실시한다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 공정별 단면도이다.

본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조방법은, 도 2a에 도시된 바와 같이, 먼저, 액티브영역(미도시) 및 필드영역(미도시)이 정의된 실리콘 기판(31)을 제공한 다음, 상기 실리콘 기판(31)의 필드영역에 공지의 STI 공정을 통해 소자분리막(32)을 형성한다. 그리고, 도면에 도시되어 있지는 않지만, 상기 기판에 n형 웰, 또는, p형 웰을 형성하고 나서, 문턱전압 조절용 불순물 이온주입을 실시한 후, 상기 불순물들의 활성화를 위하여 열처리 공정을 실시한다.

이어, 상기 결과물 상에 열산화막(33)을 형성한 다음, 상기 열산화막(33)과 상기 실리콘 기판(31)의 계면에 질화산화막(34)을 형성한다. 여기서, 상기 질화산화막(34)은 상기 열산화막(33)에 750~950℃ 정도의 온도에서 NO 가스 처리를 실시하여 형성한다. 또한, 상기 질화산화막(34)은 5~15Å의 두께로 형성한다.

다음으로, 상기 열산화막(33) 상에 폴리실리콘막(35)을 형성한다.

그리고나서, 도 2b에 도시된 바와 같이, 상기 폴리실리콘막, 열산화막 및 질화산화막을 선택적으로 식각하여 희생 게이트 전극 패턴(B)을 형성한다. 그런후, 상기 결과의 구조 전면에 실리콘 산화질화(SiON)막(36)을 형성한다.

이어서, 상기 희생 게이트 전극 패턴(B)을 마스크로 이용한 불순물 이온주입 공정을 통해 상기 희생 게이트 전극 패턴(B) 양측의 실리콘 기판(31)에 LDD(Lightly Doped Drain) 영역(37)을 형성한다. 그런다음, 상기 결과물 상부에 저압 실리콘 산화막(38)을 형성한다. 한편, 도 2b에서 미설명된 도면부호 33a 및 34a는 각각 식각후 잔류된 열산화막 및 질화산화막을 나타낸 것이고, 35a는 식각후 잔류된 폴리실리콘막을 나타낸 것이다.

그런다음, 도 2c에 도시된 바와 같이, 상기 저압 실리콘 산화막 및 실리콘 산화질화막을 식각하여 상기 희생 게이트 전극 패턴(B)의 양측벽에 스페이서(39)를 형성한다. 여기서, 도면부호 36a 및 38a는 각각 식각후 잔류된 실리콘 산화질화막 및 저압 실리콘 산화막을 나타낸 것이다.

이어, 상기 희생 게이트 전극 패턴(B) 및 스페이서(39)를 마스크로 이용한 불순물 이온주입을 실시한 후, 열처리 공정을 통해 상기 스페이서(39) 양측의 실리콘 기판(31)에 소오스/드레인 영역(40)을 형성한다.

이후, 자기 정렬 실리사이드 공정을 실시하여 상기 소오스/드레인 영역(40)의 표면에 선택적으로 실리사이드층(41)을 형성한다. 이때, 상기 식각후 잔류된 실리콘 산화질화막(36a)은 상기 실리사이드층(41)이 상기 스페이서(39) 하부에까지 형성되는 것을 막아주는 역할을 한다.

그리고나서, 도 2d에 도시된 바와 같이, 상기 결과물 상에 화학적 기상 증착 방식으로 실리콘 산화막(42)을 증착한 후, 상기 희생 게이트 전극 패턴이 노출될 때까지 상기 실리콘 산화막(42)을 평탄화시킨다.

이어서, 상기 희생 게이트 전극 패턴의 상기 식각후 잔류된 폴리실리콘막을 건식 식각하여 제거한 후, 상기 결과물에 수소 이온주입을 실시한다. 이때, 상기 수소 이온주입은 1E15~1E16/㎠의 이온주입 도우즈 및 5~15keV의 이온주입 에너지를 가하여 실시한다.

다음으로, 도 2e에 도시된 바와 같이, 상기 희생 게이트 전극 패턴의 상기 식각후 잔류된 열산화막을 제거한다. 이때, 상기 식각후 잔류된 열산화막을 제거하 기 위하여 HF 용액을 이용한 습식 식각을 실시한다. 계속해서, 상기 결과물 상부에 고유전율 절연막(43)을 증착한 후, 열처리 공정을 실시한다. 여기서, 상기 고유전율 절연막(43)으로는 하프늄 질화산화막(HfSiON) 및 탄탈륨 산화막(Ta2O5) 중 어느 하나를 이용한다. 또한, 상기 열처리 공정은 750~850℃의 온도에서 N2O 가스를 이용하여 실시하며, 이는 누설 전류를 개선하기 위해 실시하는 것이다. 한편, 상기 식각후 잔류된 질화산화막(34a)은 상기 열처리시 상기 고유전율 절연막(43) 하부에 산화막이 형성되는 것을 방지하는 역할을 한다.

이어서, 상기 고유전율 절연막(43) 상에 베리어 금속(Barrier Metal)막(44) 및 금속막(45)을 차례로 증착한다. 여기서, 상기 베리어 금속막(44)으로는 티타늄 질화(TiN)막을 이용하고, 상기 금속막(45)으로는 텅스텐, 알루미늄 및 구리 중 어느 하나를 이용한다.

그런 후에, 도 2f에 도시된 바와 같이, 상기 실리콘 산화막(42)이 노출될 때까지 상기 결과물을 평탄화시켜 금속막 재질의 게이트 전극(45a)을 형성한다. 다음으로, 상기 결과물에 수소 가스 열처리를 실시한다. 여기서, 상기 수소 가스 열처리는 300~420℃의 온도에서 실시한다. 한편, 도 2f에서 미설명된 도면부호 43a 및 44a는 각각 평탄화후 잔류된 고유전율 절연막 및 베리어 금속막을 나타낸 것이며, 상기 식각후 잔류된 질화산화막(34a)과 상기 평탄화후 잔류된 고유전율 절연막(43 a)의 이중막은 게이트 절연막으로 사용된다.

이상에서와 같이, 본 발명은 게이트 절연막으로서 질화산화막 및 고유전율 절연막의 이중막을 적용함으로써, 종래에 제1,제2 및 제3게이트 절연막의 삼중막으로 이루어진 게이트 절연막을 사용한 것에 기인했던 게이트 절연막 전체의 두께 조절의 어려움을 극복하여, 90 나노미터(㎚)급 이하의 반도체 소자에서 요구되는 17Å 이하의 두께를 갖는 게이트 절연막을 형성할 수 있다. 특히, 상기 게이트 절연막을 이루고 있는 상기 질화산화막은 핫 캐리어(Hot Carrier) 유입에 대한 저항성이 우수할 뿐만 아니라, 보론 이온이 채널 영역으로 침투하는 것을 방지해 준다.

또한, 본 발명은 게이트 전극으로서 종래의 폴리실리콘막 대신에 금속막을 사용하기 때문에, 게이트 전극의 저항을 5Ω/스퀘어 이하로 낮출 수 있을 뿐만 아니라, 종래의 폴리실리콘막에 이온 주입되는 보론에 의한 침투 문제 등을 근본적으로 차단할 수 있다.

그리고, 본 발명은 수소 이온주입 및 수소 가스 열처리를 실시함으로써, 상기 게이트 절연막을 이루고 있는 상기 고유전율 절연막의 결정화를 보상하여 전자/정공의 이동도를 증가시킬 수 있다.

또한, 본 발명은 게이트 전극 양측의 스페이서에 실리콘 산화질화막을 적용함으로써, 후속 공정인 자기 정열 실리사이드 공정을 실시할 때에, 상기 스페이서의 하부에까지 실리사이드층이 형성되는 것을 상기 실리콘 산화질화막이 막아주기 때문에 누설전류가 발생하는 것을 방지할 수 있다.

결과적으로, 본 발명은 소자의 신뢰성을 향상시킬 수 있다.

Claims (8)

1. 실리콘 기판 상에 질화산화막, 열산화막 및 폴리실리콘막이 차례로 적층된 희생 게이트 전극 패턴을 형성하는 단계;

   상기 결과물 전면에 실리콘 산화질화막 및 저압 실리콘 산화막을 차례로 증착하는 단계;

   상기 저압 실리콘 산화막 및 상기 실리콘 산화질화막을 식각하여 상기 희생 게이트 전극 패턴의 양측벽에 스페이서를 형성하는 단계;

   상기 스페이서 양측의 기판에 소오스/드레인 영역을 형성하는 단계;

   상기 소오스/드레인 영역의 표면에 선택적으로 실리사이드층을 형성하는 단계;

   상기 결과물 상에 실리콘 산화막을 형성한 후, 상기 희생 게이트 전극 패턴이 노출될 때까지 상기 실리콘 산화막을 평탄화시키는 단계;

   상기 희생 게이트 전극 패턴의 상기 폴리실리콘막을 선택적으로 제거한 후, 상기 결과물에 수소 이온주입을 실시하는 단계;

   상기 희생 게이트 전극 패턴의 상기 열산화막을 제거하는 단계;

   상기 결과물 상부에 고유전율 절연막을 증착한 후, 열처리 공정을 실시하는 단계;

   상기 고유전율 절연막 상에 금속막을 증착하는 단계;

   상기 실리콘 산화막이 노출될 때까지 상기 결과물을 평탄화시켜 금속막 재질 의 게이트 전극을 형성하는 단계; 및

   상기 결과물에 수소 가스 열처리를 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
2. 제 1항에 있어서, 상기 질화산화막은 750~950℃ 정도의 온도와 NO 가스 분위기에서 5~15Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
3. 제 1항에 있어서, 상기 수소 이온주입은 1E15~1E16/㎠의 이온주입 도우즈 및 5~15keV의 이온주입 에너지를 가하여 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
4. 제 1항에 있어서, 상기 열산화막을 제거하는 단계는 HF 용액을 이용한 습식 식각을 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
5. 제 1항에 있어서, 상기 고유전율 절연막으로는 하프늄 질화산화막 및 탄탈륨 산화막 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
6. 제 1항에 있어서, 상기 열처리 공정은 750~850℃의 온도에서 N2O 가스를 이 용하여 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
7. 제 1항에 있어서, 상기 금속막으로는 텅스텐, 알루미늄 및 구리 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
8. 제 1항에 있어서, 상기 수소 가스 열처리는 300~420℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법

Images