KR20030048214A - 이중 금속 게이트 전극을 가지는 반도체 소자의 제조 방법 - Google Patents

이중 금속 게이트 전극을 가지는 반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 이중 금속 게이트 전극을 가지는 반도체 소자의 제조 방법에 관한 것으로서, 붕소 이온이 확산하지 못하는 실리콘 질화막을 희생 게이트 전극 구조로 사용하고 소스/드레인 형성 공정 후에 금속 게이트 전극 형성 공정을 진행하여 붕소 이온이 채널 영역으로 침투하는 현상을 방지한다. 또한, 상감기법을 이용하여 실리콘의 전도대에 속하는 일함수를 지닌 금속막을 n형 전극으로, 실리콘의 가전자대에 속하는 일함수를 지닌 금속막을 p형 전극으로 다르게 적용함으로써, 표면 채널 동작한 가능한 금속 게이트 소자를 구현한다. 또한, 기존의 폴리실리콘 게이트 전극 대신에 저항이 낮고 이온 감소지역이 없는 금속막을 게이트 전극으로 사용하여 소자의 문턱 전압을 감소시키며, 고유전율 절연막을 게이트 절연막으로 적용하여 누설 전류를 방지하고, 게이트 질화산화막을 사용하여 고유전체와 실리콘이 열공정에 의하여 반응하는 것을 방지한다.

Description

이중 금속 게이트 전극을 가지는 반도체 소자의 제조 방법 {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE HAVING DUAL METAL GATE ELECTRODE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 구체적으로는 NMOS 소자와 PMOS 소자의 표면 채널 적용을 위해 고유전율 게이트막과 서로 다른 일함수를 가지는 이중 금속 게이트 전극을 형성하여 논리 소자를 제조하는 방법에 관한 것이다.
현재의 논리 소자는 고집적화, 저소비전력, 고성능 등을 구현하기 위하여 구동 전압을 낮추는 추세에 있다. 이에 따라, 논리 소자의 게이트 산화막 두께를 줄이고, 단채널 효과(short channel effect) 등을 개선하기 위해 기존의 매몰 채널(buried channel) 동작 방식을 표면 채널(surface channel) 동작 방식으로 변경 적용하고 있다. 표면 채널을 적용하기 위하여, 종래기술에서는 n형 게이트 전극에 n형 불순물을, p형 게이트 전극에 p형 불순물을 각각 주입하여 극성이 서로 다른 두 개의 폴리실리콘 전극을 사용한다.
이하, 도 1a 내지 도 1c를 참조하여, 극성이 다른 두 개의 폴리실리콘 게이트 전극을 사용하는 종래의 반도체 소자 제조 방법을 설명하기로 한다.
먼저, 도 1a를 참조하면, 실리콘 기판(11) 위에 소자 분리를 위하여 트렌치 분리 산화막(12)을 형성한 후, 선택적으로 n형 및 p형 불순물을 주입하여 웰을 형성하고 문턱 전압을 조절하며 주입된 불순물들의 활성화를 위해 열처리 공정을 진행한다. 이후, 게이트 절연막을 형성하기 위해 열산화막(13)을 성장시킨다. 이 때의 열산화막(13)은 800~900℃ 정도의 온도에서 수소와 산소 가스 또는 산소 가스만을 사용하여 얇게 성장시킬 수 있다.
이어서, 트랜지스터의 게이트 전극을 형성시키기 위해 게이트 산화막(13) 위에 폴리실리콘막(14)을 증착한다. 이후, n형 게이트 전극(14a)의 도핑 효율을 증진시키기 위해 폴리실리콘막(14)에 선택적으로 n형 불순물(P31 또는 As75)을 주입하고 열처리 공정을 진행한 다음, 폴리실리콘막(14)과 게이트 산화막(13)을 선택적으로 식각한다. 따라서, 도 1b에 도시된 바와 같이, 게이트 전극 패턴(14a, 14b)이 정의된다.
이후, 게이트 전극(14a, 14b) 양측의 실리콘 기판(11) 상에 선택적으로 이온을 주입하여 n형 및 p형 LDD 영역(15a, 15b)을 형성한다. 이 때, 게이트 전극(14a, 14b)에도 이온이 주입된다.
이어서, 도 1c를 참조하면, 저압 실리콘 산화막(16)과 실리콘 질화막(17)을 실리콘 기판(11) 전면에 증착한 후 식각하여 게이트 전극(14a, 14b) 측벽에 스페이서를 형성한다. 계속해서, 스페이서(16, 17)와 게이트 전극(14a, 14b)을 마스크로 하고 n형 및 p형 불순물을 선택적으로 게이트 전극(14a, 14b)과 실리콘 기판(11)의 활성영역에 이온주입한 후 급속 열처리 공정을 진행하여 소자의 n형 소스 및 드레인 영역(18a, 18b)과 p형 소스 및 드레인 영역(18c, 18d)을 형성한다. 이후, 게이트 전극(14a, 14b)의 배선 공정시 접촉 저항을 낮추기 위해 자기정렬 실리사이드(19a, 19b)를 형성한다.
이상 설명한 종래기술에 있어서, p형 전극(14b)의 경우, 게이트 전극의 저항을 낮추기 위해 주입된 붕소(boron) 이온이 후속 열처리 공정에서 게이트 산화막(13b)을 통과하여 채널 영역으로 침투해 문턱 전압을 변화시키는 등 소자의 신뢰성을 저하시키는 원인이 된다. 이러한 붕소 이온 침투 문제를 개선하기 위해 이온주입 후의 열처리 온도를 낮출 경우, 주입된 이온의 충분한 확산 및 활성화가 어려워 전극 내에 이온 감소지역(depletion layer)이 생기고 전기적인 게이트 두께가 증가되는 문제가 발생한다. 이로 인해 문턱 전압이 증가되고 구동 능력이 저하되는 문제가 야기된다.
n형 게이트 전극의 경우, 주입된 이온의 활성화를 높이기 위해 선행 이온주입 및 열처리 공정이 더 필요하다. 또한, 게이트 전극의 두께를 낮추어 도핑 효율을 증대시킬 경우, p형 전극에서는 붕소 이온 침투가 증가하는 문제가 발생한다. 또한, 소자의 집적화로 게이트 산화막의 두께가 얇아짐에 따라 산화막에서 누설 전류가 생기는 문제점을 해결하기 위해 고유전체를 게이트 절연막으로 적용할 경우, 후속 열처리 공정에서 기판의 실리콘, 그리고 전극으로 사용된 폴리실리콘과 고유전체가 반응하는 문제가 발생한다.
따라서, 본 발명은 이러한 종래기술에서의 문제점들을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 채널 영역으로의 붕소 이온 침투를 방지하고 문턱 전압을 감소시키며 p형 게이트 전극에서 표면 채널 동작이 가능한 이중 금속 게이트 전극을 가지는 반도체 소자의 제조 방법을 제공하기 위한 것이다. 또한, 본 발명의 다른 목적은 게이트 절연막에서 유발되는 누설 전류를 개선하고 고유전체와 실리콘 사이의 반응을 방지할 수 있는 이중 금속 게이트 전극을 가지는 반도체 소자의 제조 방법을 제공하고자 하는 것이다.
도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11: 실리콘 기판12: 트렌치 분리 산화막
13: 게이트 산화막13a: n형 게이트 산화막
13b: p형 게이트 산화막14: 폴리실리콘막
14a: n형 폴리실리콘14b: p형 폴리실리콘
15a: n형 LDD 영역15b: p형 LDD 영역
16: 저압 실리콘 산화막17: 실리콘 질화막
18a: n형 소스 영역18b: n형 드레인 영역
18c: p형 소스 영역18d: p형 드레인 영역
19a, 19b: 자기정렬 실리사이드
21: 실리콘 기판22: 트렌치 분리 산화막
23a: n형 희생 게이트 산화막23b: p형 희생 게이트 산화막
24a: n형 희생 게이트 질화막24b: p형 희생 게이트 질화막
25a: n형 LDD 영역25b: p형 LDD 영역
26: 저압 실리콘 산화막27a: n형 소스 영역
27b: n형 드레인 영역27c: p형 소스 영역
27d: p형 드레인 영역28: 자기정렬 실리사이드
29: 실리콘 산화막30a: n형 게이트 질화산화막
30b: p형 게이트 질화산화막31: n형 고유전체 게이트 절연막
32: n형 제1 금속 게이트 전극33: n형 제2 금속 게이트 전극
34: p형 고유전체 게이트 절연막35: p형 제1 금속 게이트 전극
36: p형 제2 금속 게이트 전극
상기 목적을 달성하기 위하여, 본 발명은 다음 각 단계로 이루어지는 이중 금속 게이트 전극을 가지는 반도체 소자의 제조 방법을 제공한다:
실리콘 기판의 소정 영역에 소자간 격리를 위해 트렌치 분리 산화막을 형성하는 단계; 웰 형성 및 트랜지스터의 문턱 전압 조절을 위해 선택적으로 이온주입하는 단계; 트렌치 분리 산화막을 포함한 실리콘 기판 전면에 열산화막과 실리콘 질화막을 순차적으로 형성하는 단계; 실리콘 질화막과 열산화막을 선택적으로 식각하여 희생 게이트 질화막과 희생 게이트 산화막으로 이루어지는 희생 게이트 구조를 형성하는 단계; 희생 게이트 구조 양측의 실리콘 기판에 LDD 영역을 형성하는 단계; 희생 게이트 구조의 측벽에 스페이서를 형성하고 스페이서 양측의 실리콘 기판에 소스/드레인 영역을 형성하는 단계; 소스/드레인 영역에 자기정렬 실리사이드를 형성하는 단계; 희생 게이트 구조를 포함하는 실리콘 기판의 전면에 실리콘 산화막을 형성하고 희생 게이트 구조의 상부면까지 평탄화시키는 단계; 희생 게이트 구조의 n형 전극 영역을 제거한 후 노출된 실리콘 기판에 n형 게이트 질화산화막과 n형 고유전체 게이트 절연막을 순차적으로 형성하는 단계; n형 고유전체 게이트 절연막 위에 n형 금속 게이트 전극을 형성하는 단계; 희생 게이트 구조의 p형 전극 영역을 제거한 후 노출된 실리콘 기판에 p형 게이트 질화산화막과 p형 고유전체 게이트 절연막을 순차적으로 형성하는 단계; 및 p형 고유전체 게이트 절연막 위에 p형 금속 게이트 전극을 형성하는 단계.
본 발명에 따른 이중 금속 게이트 전극을 가지는 반도체 소자의 제조 방법에 있어서, 스페이서는 저압 실리콘 산화막으로 이루어지는 것이 바람직하며, 희생 게이트 구조의 n형 전극 영역 및 p형 전극 영역을 제거하는 단계는 인산을 사용한 습식 식각 또는 건식 식각으로 희생 게이트 질화막을 제거하는 단계와, 불산 세정으로 희생 게이트 산화막을 제거하는 단계로 이루어지는 것이 바람직하다.
또한, n형 게이트 질화산화막 및 p형 게이트 질화산화막을 형성하기 전에 각각 암모니아 세정 공정을 진행하는 것이 바람직하며, 암모니아 세정 공정은 암모니아:과수:물의 혼합비율이 1:1:5인 암모니아수를 사용하여 약 50℃에서 이루어지는것이 바람직하다. 또한, n형 게이트 질화산화막 및 p형 게이트 질화산화막은 각각 암모니아수에 의해 성장된 산화막으로부터 형성하는 것이 바람직하며, 암모니아수 세정에 의해 실리콘 기판에 성장된 산화막을 질소 가스를 사용한 원격 플라즈마로 질화시켜 형성하는 것이 더욱 바람직하다.
한편, n형 고유전체 게이트 절연막 및 p형 고유전체 게이트 절연막은 각각 Ta2O5, Al2O3, HfO2중의 어느 하나의 고유전율 물질로 이루어지고, n형 금속 게이트 전극은 TiN 또는 Zr 금속으로, p형 금속 게이트 전극은 TaN 또는 Pt 금속으로 이루어지는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도이다. 먼저, 도 2a를 참조하면, 실리콘 기판(21)의 소정 영역에 소자간 격리를 위해 트렌치 분리 산화막(22)을 형성한 후, 웰 형성 및 트랜지스터의 문턱 전압 조절을 위해 선택적으로 p형과 n형 불순물을 주입하고 주입된 불순물들의 활성화를 위해 열처리 공정을 진행한다. 이후, 희생 게이트 구조를 형성하기 위해 실리콘 기판(21) 전면에 수소와 산소 가스 또는 산소 가스만을 사용하여 열 산화막을 성장시킨 다음, 그 위에 실리콘 질화막을 증착한다. 그리고 나서, 실리콘 질화막과 열산화막을 선택적으로 식각하여 희생 게이트 질화막(24a, 24b)과 희생 게이트 산화막(23a, 23b)으로 이루어지는 희생 게이트 전극 구조를 형성한 후, 희생 게이트 전극 양측의 실리콘 기판(21) 상에 선택적으로 이온주입하여 LDD영역(25a, 25b)을 형성한다.
이어서, 도 2b에 도시된 바와 같이, 저압 실리콘 산화막(26)을 전면에 증착한 후 식각하여 희생 게이트 전극의 측벽에 스페이서를 형성한다. 계속해서, 스페이서(26)와 희생 게이트 질화막(24a, 24b)을 마스크로 하고 n형 및 p형 불순물을 선택적으로 실리콘 기판(21)의 활성영역에 이온주입한 후 급속 열처리 공정을 진행하여 소자의 n형 소스 및 드레인 영역(27a, 27b)과 p형 소스 및 드레인 영역(27c, 27d)을 형성한다. 이후, 소스 영역(27a, 27c)과 드레인 영역(27b, 27d)의 접촉 저항을 낮추기 위해 자기정렬 실리사이드(28)를 형성한다.
이어서, 도 2c에 도시된 바와 같이, 결과물 전면에 화학기상증착 방식으로 실리콘 산화막(29)을 증착한 후 희생 게이트 질화막(24a, 24b)의 표면까지 평탄화시킨다. 이후, NMOS 영역의 희생 게이트 질화막(도 2b의 24a)과 희생 게이트 산화막(도 2b의 23a)을 선택적으로 제거한 후, 노출된 실리콘 기판(21)의 표면에 n형 게이트 질화산화막(30a)을 형성한다. 희생 게이트 질화막은 인산을 사용한 습식 식각 또는 건식 식각으로 제거하며, 희생 게이트 산화막은 불산 세정으로 제거한다. 또한, 게이트 질화산화막(30a)은 암모니아수(NH4OH) 세정 후 암모니아수에 의해 실리콘 기판(21)에 성장된 산화막을 원격 플라즈마 질화 방식으로 질화시켜 생성한다. 세정 공정은 암모니아:과수:물의 혼합비율이 1:1:5인 암모니아수를 사용하여 약 50℃에서 이루어지는 것이 바람직하다.
계속해서, n형 고유전체 게이트 절연막(31)을 증착한 다음, 실리콘의 전도대(conduction band)에 속하는 일함수를 가지는 금속을 증착하여 n형 제1 금속게이트 전극(32)을 형성하고, 저항이 낮은 금속을 증착하여 n형 제2 금속 게이트 전극(33)을 형성한다. 이 때, 고유전체 게이트 절연막(31)은 Ta2O5, Al2O3, HfO2등의 고유전율 물질이 사용되고, 제1 금속 게이트 전극(32)은 TiN 또는 Zr 등의 금속이 사용되며, 제2 금속 게이트 전극(33)은 W, Al, Cu 등의 금속이 사용된다. 이어서, 고유전체 게이트 절연막(31), 제1 금속 게이트 전극(32), 제2 금속 게이트 전극(33)을 평탄화 공정으로 제거하여 n형 게이트 전극을 형성한다.
이후, PMOS 영역의 희생 게이트 질화막(24b)과 희생 게이트 산화막(23b)을 선택적으로 제거한 후, 도 2d에 도시된 바와 같이, 노출된 실리콘 기판(21)의 표면에 p형 게이트 질화산화막(30b)을 형성한다. 계속해서, p형 고유전체 게이트 절연막(34)을 증착한 다음, 실리콘의 가전자대(valence band)에 속하는 일함수를 가지는 금속을 증착하여 p형 제1 금속 게이트 전극(35)을 형성하고, 저항이 낮은 금속을 증착하여 p형 제2 금속 게이트 전극(36)을 형성한다. 이 때, 고유전체 게이트 절연막(34)은 Ta2O5, Al2O3, HfO2등의 고유전율 물질이 사용되고, 제1 금속 게이트 전극(35)은 TaN 또는 Pt 등의 금속이 사용되며, 제2 금속 게이트 전극(36)은 W, Al, Cu 등의 금속이 사용된다. 이어서, 고유전체 게이트 절연막(34), 제1 금속 게이트 전극(35), 제2 금속 게이트 전극(36)을 평탄화 공정으로 제거하여 p형 게이트 전극을 형성한다.
이상 설명한 바와 같이, 본 발명에 따른 이중 금속 게이트 전극을 가지는 반도체 소자의 제조 방법에서는, 붕소 이온이 확산하지 못하는 실리콘 질화막을 희생 게이트 전극 구조로 사용하고 열처리 공정이 포함된 소스/드레인 형성 공정 후에 금속 게이트 전극 형성 공정을 진행하기 때문에, 붕소 이온이 채널 영역으로 침투하는 현상이 효과적으로 방지되어 소자의 신뢰성이 향상된다.
또한, 본 발명에 따른 반도체 소자의 제조 방법은 상감기법을 이용하여 실리콘의 전도대에 속하는 일함수를 지닌 금속막을 n형 전극으로, 실리콘의 가전자대에 속하는 일함수를 지닌 금속막을 p형 전극으로 다르게 적용함으로써, 표면 채널 동작한 가능한 금속 게이트 소자를 구현할 수 있다.
또한, 본 발명에 따른 반도체 소자의 제조 방법은 기존의 폴리실리콘 게이트 전극 대신에 저항이 낮고 이온 감소지역이 없는 금속막을 게이트 전극으로 사용함으로써 소자의 문턱 전압을 감소시킬 수 있다.
또한, 본 발명에 따른 반도체 소자의 제조 방법은 고유전율 절연막을 게이트 절연막으로 적용함으로써, 게이트 절연막의 전기적 두께는 낮아도 물리적인 두께가 두꺼워지기 때문에 게이트 절연막에서 발생하는 누설 전류를 방지할 수 있다.
또한, 본 발명에 따른 반도체 소자의 제조 방법은 게이트 질화산화막을 사용함으로써 고유전체와 실리콘이 열공정에 의하여 반응하는 것을 방지할 수 있다.
또한, 실리콘 질화막으로 스페이서를 형성할 경우 게이트 길이가 작아짐에 따라 실리콘 질화막의 인장 응력(tensile stress)에 의하여 채널 영역의 캐리어들이 이동성 저하 현상을 보여 소자의 구동능력을 저하시킬 수 있는데, 본 발명에 따른 반도체 소자의 제조 방법은 LP-TEOS와 같이 인장 응력이 작은 저압 실리콘 산화막을 사용하여 이러한 문제를 해결할 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (9)

  1. 실리콘 기판의 소정 영역에 소자간 격리를 위해 트렌치 분리 산화막을 형성하는 단계;
    웰 형성 및 트랜지스터의 문턱 전압 조절을 위해 선택적으로 이온주입하는 단계;
    상기 트렌치 분리 산화막을 포함한 상기 실리콘 기판 전면에 열산화막과 실리콘 질화막을 순차적으로 형성하는 단계;
    상기 실리콘 질화막과 상기 열산화막을 선택적으로 식각하여 희생 게이트 질화막과 희생 게이트 산화막으로 이루어지는 희생 게이트 구조를 형성하는 단계;
    상기 희생 게이트 구조 양측의 상기 실리콘 기판에 LDD 영역을 형성하는 단계;
    상기 희생 게이트 구조의 측벽에 스페이서를 형성하고 상기 스페이서 양측의 상기 실리콘 기판에 소스/드레인 영역을 형성하는 단계;
    상기 소스/드레인 영역에 자기정렬 실리사이드를 형성하는 단계;
    상기 희생 게이트 구조를 포함하는 상기 실리콘 기판의 전면에 실리콘 산화막을 형성하고 상기 희생 게이트 구조의 상부면까지 평탄화시키는 단계;
    상기 희생 게이트 구조의 n형 전극 영역을 제거한 후 노출된 상기 실리콘 기판에 n형 게이트 질화산화막과 n형 고유전체 게이트 절연막을 순차적으로 형성하는 단계;
    상기 n형 고유전체 게이트 절연막 위에 n형 금속 게이트 전극을 형성하는 단계;
    상기 희생 게이트 구조의 p형 전극 영역을 제거한 후 노출된 상기 실리콘 기판에 p형 게이트 질화산화막과 p형 고유전체 게이트 절연막을 순차적으로 형성하는 단계; 및
    상기 p형 고유전체 게이트 절연막 위에 p형 금속 게이트 전극을 형성하는 단계를 포함하는 이중 금속 게이트 전극을 가지는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 스페이서는 저압 실리콘 산화막으로 이루어지는 것을 특징으로 하는 이중 금속 게이트 전극을 가지는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 희생 게이트 구조의 n형 전극 영역 및 p형 전극 영역을 제거하는 단계는, 인산을 사용한 습식 식각 또는 건식 식각으로 상기 희생 게이트 질화막을 제거하는 단계와, 불산 세정으로 상기 희생 게이트 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 이중 금속 게이트 전극을 가지는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 n형 게이트 질화산화막 및 상기 p형 게이트 질화산화막을 형성하기 전에 각각 암모니아 세정 공정을 진행하는 것을 특징으로 하는 이중 금속 게이트 전극을 가지는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서, 상기 암모니아 세정 공정은 암모니아:과수:물의 혼합비율이 1:1:5인 암모니아수를 사용하여 약 50℃에서 이루어지는 것을 특징으로 하는 이중 금속 게이트 전극을 가지는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서, 상기 n형 게이트 질화산화막 및 상기 p형 게이트 질화산화막은 각각 암모니아수에 의해 성장된 산화막으로부터 형성하는 것을 특징으로 하는 이중 금속 게이트 전극을 가지는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서, 상기 n형 게이트 질화산화막 및 상기 p형 게이트 질화산화막은 각각 암모니아수 세정에 의해 상기 실리콘 기판에 성장된 산화막을 질소 가스를 사용한 원격 플라즈마로 질화시켜 형성하는 것을 특징으로 하는 이중 금속 게이트 전극을 가지는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서, 상기 n형 고유전체 게이트 절연막 및 상기 p형 고유전체 게이트 절연막은 각각 Ta2O5, Al2O3, HfO2중의 어느 하나의 고유전율 물질로 이루어지는 것을 특징으로 하는 이중 금속 게이트 전극을 가지는 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서, 상기 n형 금속 게이트 전극은 TiN 또는 Zr 금속으로 이루어지고, 상기 p형 금속 게이트 전극은 TaN 또는 Pt 금속으로 이루어지는 것을 특징으로 하는 이중 금속 게이트 전극을 가지는 반도체 소자의 제조 방법.
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