KR100532970B1 - 반도체 소자의 게이트 형성방법 - Google Patents

반도체 소자의 게이트 형성방법 Download PDF

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Abstract

본 발명은 소자의 전기적 특성 및 수율을 향상시키는 반도체 소자의 게이트 형성방법을 개시한다. 개시된 본 발명의 방법은, 소자분리막 및 웰이 구비된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 게이트 산화막 및 폴리실리콘막을 차례로 형성하는 단계; 상기 폴리실리콘막에 p형 불순물을 이온 주입하는 단계; 상기 결과의 폴리실리콘막 및 게이트 산화막을 선택적으로 식각하여 p형 게이트 전극을 형성하는 단계; 상기 결과물에 RPN 및 RTO 공정을 차례로 실시하여 상기 실리콘 기판과 상기 게이트 산화막 간의 계면, 상기 게이트 산화막과 상기 폴리실리콘막 간의 계면 및 상기 p형 게이트 전극의 표면 내에 질소를 함유한 산화막을 형성하는 단계; 및 상기 p형 게이트 전극의 양측벽에 스페이서를 형성하는 단계를 포함한다.

Description

반도체 소자의 게이트 형성방법{METHOD FOR FORMING GATE OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 소자의 전기적 특성 및 수율을 향상시킬 수 있는 반도체 소자의 게이트 형성방법에 관한 것이다.
현재의 논리 소자는 고집적화, 소비전력 감소, 하이 퍼포먼스(high performance) 구현 등을 위해 구동 전압을 낮추어 가고 있는 추세이다. 이를 위해 게이트 절연막 두께를 낮추고, 쇼트 채널 효과(short channel effect) 등을 개선하기 위해 기존의 매립 채널(burried channel) 동작에서 표면 채널(surface channel) 동작으로 변경 적용하고 있다.
또한, 이러한 표면 채널(surface channel) 적용을 위해 n형 게이트 전극에는 n형 불순물을, p형 게이트 전극에는 p형 불순물을 주입하여 극성이 서로 다른 두 개의 폴리실리콘 전극을 적용하고 있다.
도 1a 내지 도 1e는 종래의 기술에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
종래의 반도체 소자의 게이트 형성방법에 대하여 도 1a 내지 도 1e를 참조하여 간략하게 설명하면 다음과 같다.
종래의 반도체 소자의 게이트 형성방법은, 도 1a에 도시된 바와 같이, 먼저, 액티브영역(미도시) 및 필드영역(미도시)이 정의된 실리콘 기판(10)을 제공한다. 그런다음, 상기 실리콘 기판(10)의 필드영역에 공지의 STI(Shallow Trench Isolation) 공정을 통해 소자분리막(11)을 형성한다. 이어서, 상기 실리콘 기판(10)에 N-웰(Well)(12)을 형성한 후, 문턱전압 조절용 불순물 이온 주입 공정을 실시하고, 상기 불순물들의 활성화를 위한 열처리 공정을 실시한다.
다음으로, 도 1b에 도시된 바와 같이, 상기 결과의 실리콘 기판(10) 상에 게이트 산화막(13) 및 폴리실리콘막(14)을 차례로 형성한다. 그리고, 상기 폴리실리콘막(14)에 p형 불순물, 예컨대, 보론(B)을 이온 주입한다.
그런후에, 도 1c에 도시된 바와 같이, 상기 p형 불순물이 이온 주입된 폴리실리콘막(14) 및 게이트 산화막(13)을 선택적으로 식각하여 p형 게이트 전극(15)을 형성한다.
그리고나서, 도 1d에 도시된 바와 같이, 상기 결과물에 라이트 산화(Light Oxidation) 공정(16)을 실시한다. 여기서, 상기 라이트 산화 공정(16)은 상기 p형 게이트 전극(15) 형성을 위한 식각 공정상의 손상(Damage)을 회복시켜주기 위하여 실시하는 것이다. 여기서, 상기 라이트 산화 공정(16)은 건식 및 습식 중 어느 하나의 산화 방식을 이용하여 실시한다.
이후, 도 1e에 도시된 바와 같이, 상기 p형 게이트 전극(15)의 양측벽에 스페이서(17)를 형성한다.
그러나, p형 게이트 전극을 사용하게 되는 고집적 반도체 소자에서는 게이트 산화막과 실리콘 기판 간의 계면에서의 누설전류 발생이 커지고, p형 게이트 전극의 p형 불순물인 보론(B)이 게이트 산화막을 통과하여 실리콘 기판 쪽으로 투과해 나가는 보론 침투(Boron Penetration) 문제가 발생한다. 그리고, 상기 p형 게이트 전극 자체의 p형 불순물인 보론이 후속 열처리 공정에 의해 외부로 확산되는(Out-Diffusion) 문제점이 발생된다. 결국, 게이트 전극의 저항이 증가되어 소자의 전기적 특성 및 수율이 저하되는 문제점이 발생된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, p형 게이트 전극의 게이트 산화막과 실리콘 기판 간의 계면 특성을 향상시켜 누설전류 발생을 감소시킬 수 있음은 물론, 보론 침투(Boron Penetration) 문제 및 p형 게이트 전극의 보론이 외부로 확산되는 것을 방지함으로써, 게이트 전극의 저항이 증가되는 것을 억제하여 소자의 전기적 특성 및 수율을 향상시킬 수 있는 반도체 소자의 게이트 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 게이트 형성방법은, 소자분리막 및 웰이 구비된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 게이트 산화막 및 폴리실리콘막을 차례로 형성하는 단계; 상기 폴리실리콘막에 p형 불순물을 이온 주입하는 단계; 상기 결과의 폴리실리콘막 및 게이트 산화막을 선택적으로 식각하여 p형 게이트 전극을 형성하는 단계; 상기 결과물에 RPN 및 RTO 공정을 차례로 실시하여 상기 실리콘 기판과 상기 게이트 산화막 간의 계면, 상기 게이트 산화막과 상기 폴리실리콘막 간의 계면 및 상기 p형 게이트 전극의 표면 내에 질소를 함유한 산화막을 형성하는 단계; 및 상기 p형 게이트 전극의 양측벽에 스페이서를 형성하는 단계를 포함한다.
여기서, 상기 RPN 및 RTO 공정은 한 챔버내에서 연속적으로 실시한다. 이때, 상기 RPN 공정은 500~1000℃의 온도와 1.5~3 Torr의 압력하에서 1500~3000W의 RF 플라즈마 파워를 인가하고, N2 및 He 가스를 사용하여 150~300초 동안 실시하며, 상기 N2 가스는 1~3 slm의 유량으로 사용하고, 상기 He 가스는 상기 N2 가스의 30~50%의 유량으로 사용한다. 또한, 상기 RTO 공정은 950~1150℃의 온도와 1~10 Torr의 압력하에서 O2와 H2의 혼합 가스, O2와 NO와 N2O의 혼합 가스 및 O2와 H2와 NO와 N2O의 혼합 가스 중 어느 하나를 사용하여 실시한다. 그리고, 상기 질소를 함유한 산화막은 30~70Å의 두께로 형성한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법은, 도 2a에 도시된 바와 같이, 먼저, 액티브영역(미도시) 및 필드영역(미도시)이 정의된 실리콘 기판(20)을 제공한다. 그런다음, 상기 실리콘 기판(20)의 필드영역에 공지의 STI(Shallow Trench Isolation) 공정을 통해 소자분리막(21)을 형성한다. 이어서, 상기 실리콘 기판(20)에 N-웰(Well)(22)을 형성한 후, 문턱전압 조절용 불순물 이온 주입 공정을 실시하고, 상기 불순물들의 활성화를 위한 열처리 공정을 실시한다.
다음으로, 도 2b에 도시된 바와 같이, 상기 결과의 실리콘 기판(20) 상에 게이트 산화막(23) 및 폴리실리콘막(24)을 차례로 형성한다. 그리고, 상기 폴리실리콘막(24)에 p형 불순물, 예컨대, 보론(B)을 이온 주입한다.
이어서, 도 2c에 도시된 바와 같이, 상기 결과의 폴리실리콘막(24) 및 게이트 산화막(23)을 선택적으로 식각하여 p형 게이트 전극(25)을 형성한다.
그리고나서, 도 2d에 도시된 바와 같이, 상기 결과물에 RPN(Remote Plasma Nitridation) 및 RTO(Rapid Thermal Oxidation) 공정(26)을 차례로 실시하여 상기 실리콘 기판(20)과 상기 게이트 산화막(23) 간의 계면, 상기 게이트 산화막(23)과 상기 폴리실리콘막(24) 간의 계면 및 상기 p형 게이트 전극(25)의 표면 내에 질소를 함유한 산화막(빗금으로 도시됨)을 형성한다. 이때, 상기 RPN(Remote Plasma Nitridation) 및 RTO(Rapid Thermal Oxidation) 공정(26)은 한 챔버내에서 연속적으로 실시한다.
여기서, 상기 RPN 및 RTO 공정(26)을 자세하게 설명하면, 먼저, 상기 RPN 공정은 500~1000℃의 온도와 1.5~3 Torr의 압력하에서 1500~3000W의 RF(radio frequency) 플라즈마 파워를 인가하고, N2 및 He 가스를 사용하여 150~300초 동안 실시한다. 이때, 상기 N2 가스는 1~3 slm의 유량으로 사용하고, 상기 He 가스는 상기 N2 가스의 30~50%의 유량으로 사용한다. 또한, 상기 RTO 공정은 950~1150℃의 온도와 1~10 Torr의 압력하에서 O2와 H2의 혼합 가스, O2와 NO와 N2O의 혼합 가스 및 O2와 H2와 NO와 N2O의 혼합 가스 중 어느 하나를 사용하여 실시한다.
한편, 상기 질소를 함유한 산화막은 30~70Å의 두께로 형성한다.
그런 후, 도 2e에 도시된 바와 같이, 상기 p형 게이트 전극(25)의 양측벽에 스페이서(27)를 형성한다.
이상에서와 같이, 본 발명은 p형 게이트 전극을 형성한 후에 RPN 및 RTO 공정을 차례로 실시함으로써, 실리콘 기판과 게이트 산화막 간의 계면, 게이트 산화막과 폴리실리콘막 간의 계면 및 p형 게이트 전극의 표면 내에 질소를 함유한 산화막을 형성하여, p형 게이트 전극의 게이트 산화막과 실리콘 기판 간의 계면 특성을 향상시켜 누설전류 발생을 감소시킬 수 있음은 물론, p형 게이트 전극의 보론이 게이트 산화막을 통과해 실리콘 기판쪽으로 투과해 나가는 보론 침투(Boron Penetration) 문제를 감소시킬 수 있다. 또한, 상기 p형 게이트 전극 내의 보론이 후속 열처리 공정에 의해 외부로 확산되는 것을 방지할 수 있다.
결과적으로, 본 발명은 게이트 전극의 저항이 증가되는 것을 억제하여 소자의 전기적 특성 및 수율을 향상시킬 수 있다.
도 1a 내지 도 1e는 종래의 기술에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
-도면의 주요 부분에 대한 부호의 설명-
20 : 실리콘 기판 21 : 소자분리막
22 : N-웰 23 : 게이트 산화막
24 : 폴리실리콘막 25 : p형 게이트 전극
26 : RPN 및 RTO 공정 27 : 스페이서

Claims (6)

  1. 소자분리막 및 웰이 구비된 실리콘 기판을 제공하는 단계;
    상기 실리콘 기판 상에 게이트 산화막 및 폴리실리콘막을 차례로 형성하는 단계;
    상기 폴리실리콘막에 p형 불순물을 이온 주입하는 단계;
    상기 결과의 폴리실리콘막 및 게이트 산화막을 선택적으로 식각하여 p형 게이트 전극을 형성하는 단계;
    상기 결과물에 RPN 및 RTO 공정을 차례로 실시하여 상기 실리콘 기판과 상기 게이트 산화막 간의 계면, 상기 게이트 산화막과 상기 폴리실리콘막 간의 계면 및 상기 p형 게이트 전극의 표면 내에 질소를 함유한 산화막을 형성하는 단계; 및
    상기 p형 게이트 전극의 양측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  2. 제 1항에 있어서, 상기 RPN 및 RTO 공정은 한 챔버내에서 연속적으로 실시하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  3. 제 1항에 있어서, 상기 RPN 공정은 500~1000℃의 온도와 1.5~3 Torr의 압력하에서 1500~3000W의 RF 플라즈마 파워를 인가하고, N2 및 He 가스를 사용하여 150~300초 동안 실시하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  4. 제 3항에 있어서, 상기 N2 가스는 1~3 slm의 유량으로 사용하고, 상기 He 가스는 상기 N2 가스의 30~50%의 유량으로 사용하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  5. 제 1항에 있어서, 상기 RTO 공정은 950~1150℃의 온도와 1~10 Torr의 압력하에서 O2와 H2의 혼합 가스, O2와 NO와 N2O의 혼합 가스 및 O2와 H2와 NO와 N2O의 혼합 가스 중 어느 하나를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  6. 제 1항에 있어서, 상기 질소를 함유한 산화막은 30~70Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
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