KR100507377B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 듀얼 게이트 전극 형성시 질화 산화막을 이용하여 반도체 기판 표면의 채널 영역에 주입된 불순물의 이상적인 확산을 방지하여 문턱 전압 변화를 개선할 수 있고, 고전압용 게이트 산화막 형성시 급속 열처리공정을 통해 채널 영역에 주입된 불순물을 활성화함과 동시에 질화 산화막을 성장시킬 수 있며, 듀얼 게이트 산화막 형성시 불순물의 종류에 따라 서로 다른 분리계수를 개선할 수 있어 기판 표면의 불순물 종류에 따른 농도 차이를 개선할 수 있을 뿐만 아니라, 동일 공정 조건하에서 유사한 NMOS와 PMOS 트랜지스터를 형성할 수 있는 반도체 소자의 제조 방법을 제공한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, 듀얼 게이트 산화막을 갖는 반도체 소자의 제조 방법에 관한 것이다.
현재의 반도체 소자느니 저 전력 소비, 고성능 등을 위해 게이트 산화막의 두께를 감소시키고 있으며, 이로인해 0.09㎚급 논리 소자의 게이트 절연막의 두께는 약 14 내 18Å 정도로 요구되고 있다. 또한, 소자의 사용 용도에 따라 아세닉(As) 또는 인(P)이 불순물로 주입된 NMOS 트랜지스터와 보르(B)이 주입된 PMOS 트랜지스터를 사용하고 있다. 또한, 문턱 전압의 조절을 용이하게 하기 위해 이온주입을 통해 채널의 깊이 조절을 실시하고 있다.
도 1a 및 도 1b는 종래의 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, NMOS 트랜지스터 영역(N)과 PMOS 트랜지스터 영역(P) 각각에 고전압 소자 영역(A)과 저전압 소자 영역(B)이 정의된 반도체 기판(10)상에 소자 분리 공정을 실시하여 소자 분리막(12)을 형성한다. 웰 형성을 위한 이온주입과 트랜지스터의 문턱 전압 조절을 위한 이온주입을 실시한다. 두 번의 이온주입과 마스킹 공정을 통하여 N형과 P형 불순물을 기판의 소정 영역들에 주입하여 N 웰 및 P 웰(14)을 각각 형성하고, 문턱 전압 조절을 위한 이온층(16)을 형성한다.
도 1b를 참조하면, 소정의 산화 공정을 실시하여 고전압 소자 영역(A)에 고전압 게이트 절연막(18)을 형성하고, 저전압 소자 영역(B)에 저전압 게이트 절연막(20)을 형성한다.
전체구조 상에 수소와 산소 가스를 사용하여 습식 열 산화방식으로 약 35Å두께의 고전압 게이트 절연막(18)을 형성한다. 저전압 소자 영역(B)을 개방하는 감광막 패턴을 이용하여 저전압 소자 영역(B)에 형성된 고전압 게이트 산화막(18)을 제거한 후, 감광막 패턴을 제거한다. 습식 산화 공정을 실시하여 저전압 게이트 산화막(20)을 형성한다. 이후, 폴리 실리콘막(미도시)을 형성하고, 소정의 패터닝 공정을 실시하여 게이트 전극 패턴(미도시)을 형성한 다음, 측벽 스페이서(미도시)를 형성한다.
하지만. 두꺼은 게이트 절연막을 습식 열 산화 방식으로 생성할 때 채널 영역에 주입된 불순물들이 산화에 의해 재 분포를 하게 되는데 이때 기판 하부에 주입된 불순물의 종류에 따라 재 분포 특성이 달라진다. 즉, 산화막 형성시 산화막 내에 불순물이 함유되거나 기판 내부로 더 깊숙이 확산되어 채널 영역의 불순물 농도가 N형, P형에 따라 그 정도가 달라져 트랜지스터의 문턱 전압 변화를 야기 하게 된다. 또한, 열 산화 방식이 습식(산소와 수소의 열 결합으로 인한 수증기 생성 방식)일 경우 그 문제는 더욱 심각하게 발생되며, 저 전압용 소자의 경우 고전압용 소자의 산화막을 제거한 후, 다시 저 전압용 게이트 산화막을 형성함으로 인해 기판 표면의 채널 영역의 불순물이 더욱 감소하여 저 전압 소자의 문턱전압이 변화하는 문제점이 있다.
또한, 후속 공정을 통해 PMOS 트랜지스터 영역의 게이트 전극 내에 주입된 보른 이온이 후속 열 공정에 의해 채널 영역으로 침투하여 채널의 도핑 농도를 변화시키는 문제점이 발생한다.
따라서, 본 발명은 고전압용 게이트 산화막 형성시 급속 열처리 방식으로 질화 산화막을 형성한 후, 재 산화하여 반도체 기판 표면의 채널 영역의 불순물 농도 변화를 개선하고, 저전압용 게이트 절연막으로 질화 산화막을 적용하여 듀얼 게이트 절연막을 형성할 수 있으며, 불순물이나 핫 캐리어 침투에 대한 저항성이 우수한 PMOS 트랜지스터를 형성할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명에 따른 고전압 소자 영역과 저전압 소자 영역이 정의된 반도체 기판에 소자 분리막을 형성하는 단계와, 불순물 이온주입을 통해 웰과 문턱 전압 조절을 위한 이온층을 형성하는 단계와, 전체 구조상에 고전압용 게이트 절연막을 형성하면서, 상기 이온층을 활성화 하는 단계와, 상기 저전압 소자 영역에 형성된 상기 고전압용 게이트 절연막을 식각하는 단계와, 전체 구조상에 저전압용 게이트 절연막을 형성하는 단계 및 전체 구조상에 폴리 실리콘을 형성한 다음, 패터닝 공정을 통해 상기 고전압 소자 영역에는 고전압 게이트 전극을 형성하고, 상기 저전압 소자 영역에는 저전압 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, NMOS 트랜지스터 영역(N)과 PMOS 트랜지스터 영역(P) 각각에 고전압 소자 영역(A)과 저전압 소자 영역(B)이 정의된 반도체 기판(110)에 소자 분리 공정을 실시하여 소자간의 전기적 고립을 위한 소자 분리막(112)을 형성한다.
소자 분리공정은 셀로우 트렌치 아이솔 레이션 공정을 적용하여 반도체 기판(110)의 소정 영역을 식각하여 트렌치를 형성한 다음 이를 산화막을 이용하여 매립함으로써 소자 분리막(112)을 형성하는 것이 바람직하다.
소자 분리막(112)이 형성된 반도체 기판(110)에 웰(114) 형성 및 문턱 전압 조절을 위한 이온층(116)을 형성하기 위한 이온주입 공정을 실시한다. 이온주입 공정전에 이온주입에 의한 반도체 기판(110)의 손상을 개선하기 위한 스크린 산화막(미도시)을 50 내지 150Å두께로 형성하는 것이 바람직하다. 이때, PMOS 트랜지스터와 NMOS 트랜지스터를 형성하기 위해서는 n웰과 p웰을 각각 형성해야 하기 때문에 2번의 이온 주입 마스크 형성 공정과 2번의 이온 주입 공정을 통해 n웰과 p웰을 각각 형성하는 것이 바람직하다. 좀더 상세하게 설명하면, 먼저 p웰 영역을 개방시키는 이온 주입 마스크를 형성한 후 붕소(B)를 주입하여 p웰을 형성하고, 다시 n웰 영역을 개방시키는 이온 주입 마스크를 형성한 후 인(P)이나 비소(A)를 주입하여 n웰을 형성한다.
또한, P형과 N형의 불순물을 기판에 주입하여 문턱 전압 조절을 위한 이온층(116)을 형성하되, 불순물의 주입 깊이(채널 영역)는 400 내지 500Å 정도 깊이를 기점으로 반도체 기판(110)의 표면 및 내부로 갈수록 불순물의 주입량이 감소하는 정규분포(Gaussian Distribution)를 갖도록 하는 것이 바람직하다.
도 2b를 참조하면, 반도체 기판(110)상에 고전압용 게이트 절연막(120)을 형성한다. 저전압용 소자 영역(B)을 개방하는 감광막 패턴(122)을 형성한다.
고전압용 게이트 절연막(120) 형성전에 암모니아수(NH4OH) 및/또는 불산(HF 계열)용액을 이용한 식각 공정을 통해 반도체 기판(110)상의 스크린 산화막 및 자연산화막을 제거하는 것이 바람직하다. 이때, 스크린 산화막의 제거를 통해 문턱 전압 조절을 위한 이온층(116)의 깊이는 300 내지 400Å 정도로 낮아지게 된다.
급속 열처리 방식(급속 열 질화 산화막 형성 공정)을 이용하여 제 1 질화 산화막(118)을 성장시킴과 동시에 주입된 불순물들을 활성화한 다음, 제 1 질화 산화막(118)을 재 산화 시켜 제 2 질화 산화막(119)을 형성하여 제 1 및 제 2 질화 산화막(118 및 119)으로 구성된 고전압용 게이트 절연막(120)을 형성한다.
급속 열처리 방식은 온도의 상승과 하강을 빠르게 할 수 있는 RTP 장비를 사용하는 것이 바람직하다. 제 1 질화 산화막은 800 내지 1000℃ 온도 하에서 N2O 가스 및/또는 NO가스를 사용하여 25 내지 60Å두께로 성장시키는 것이 바람직하다. 제 2 질화 산화막은 700 내지 900℃ 온도하에서 O2 가스와 H2 가스를 사용하여 제 1 질화 산화막을 재 성장시켜 5 내지 15Å 두께로 형성하는 것이 바람직하다. 이때 제 2 질화 산화막은 제 1 질화 산화막과 반도체 기판사이 영역에 형성될 수 있다.
앞서 언급한, 본 발명의 급속 열처리공정과 건식 산화 공정을 통해 문턱 전압 조절을 위한 이온층(116) 내의 불순물의 활성화를 할 수 있고, 질화 산화막을 정용하여 주입된 불순물이 반도체 기판(110) 밖으로 확산되는 것을 방지할 수 있음으로써, 반도체 기판(110) 표면 채널 영역의 불순물 농도 변화를 개선시킬 수 있다.
예를 들면, 산화에 의해 보른(B)이온은 확산이 증진되지만, 인(P), 아세닉(As)등은 거의 차이가 없으며, 안티모니(Sb)의 경우는 감소된다. 질화에 의해 안티모니(Sb)는 확산이 증진되는 특성이 있지만 보른(B), 인(P)등은 확산이 감소되는 상반된 특성이 있다. 또한, 산화에 의해 반도체 기판에 주입된 문턱 전압 조절을 위한 이온층의 불순물들은 산화막과 실리콘에서의 재분포 특성이 다른데 이를 분리계수(Segregation Coefficient; m)라고 하며, 보론(B)의 경우 산화막 내의 농도가 기판 표면의 농도 보다 많아지게 되며(m<1), 인(P), 아세닉(As), 안티모니(Sb)등은 기판 표면의 농도가 산화막 내의 농도 보다 많아지는(m>1) 상반된 특성이 있다. 또한, 건식산화의 경우 m = 13.4e-0.33eV/kT, 습식산화의 경우 m = 104e-0.663eV/kT으로 습식 산화의 m값이 800℃에서 건식산화보다 약 4.5배 정도 작으므로 습식산화가 기판 표면의 불순물이 산화막 내로 더 많이 함유되어 기판 표면 농도가 감소된다는 것을 의미한다. 따라서 본 발명은 불순물의 종류에 따라 서로 다른 분리계수를 개선할 수 있어 기판 표면의 불순물 종류에 따른 농도 차이를 개선할 수 있으며, 동일 공정 조건하에서 유사한 NMOS와 PMOS 트랜지스터를 형성할 수 있다. 또한, 질화 산화막을 형성함으로써, 후속공정시 P형 반도체 소자의 게이트 전극에 주입된 보론 이온이 채널 영역으로 침투하는 것을 방지할 수 있어 보론 침투에 의한 문턱전압 감소 등의 문제를 해결할 수 있다. 또한, N형 반도체 소자 영역에서의 핫케리어 면역 특성을 증가 시켜 문턱 전압 변화를 방지할 수 있다. 종래의 산화막 보다 질화 산화막을 게이트 절연막으로 사용함으로써, 게이트 절연막을 통한 누설 전류를 2배 정도 감소시킬 수 있다.
전체 구조상에 감광막을 도포한 다음 사진 식각공정을 실시하여 저전압 소자 영역을 개방하는 감광막 패턴(122)을 형성한다.
도 2c를 참조하면, 개방된 저전압 소자 영역(B)에 형성된 고전압용 게이트 절연막(120)을 선택적으로 제거한 다음, 감광막 패턴(122)을 제거한다. 전체 구조상에 저전압용 게이트 절연막(123)을 형성한다.
감광막 패턴(122)을 식각마스크로 하고, 불산이나 BOE 용액을 이용한 식각공정을 실시하여 저전압 소자 영역(B)에 형성된 고전압용 게이트 절연막(120)을 제거하는 것이 바람직하다. 소정의 스트립 공정을 실시하여 감광막 패턴(122)을 제거한다.
저전압용 게이트 절연막(123)은 제 3 질화 산화막(123)을 이용하여 형성하는 것이 바람직하다. 제 3 질화 산화막은 700 내지 900℃의 온도하에서 N2O 가스 및/또는 NO 가스를 사용하여 12 내지 30Å 두께로 형성하는 것이 바람직하다. 또한, 저전압용 게이트 절연막(123)은 원격 플라즈마 질화법을 이용하여 형성할 수도 있다. 원격 플라즈마 질화법은 500 내지 900℃의 온도와, 1 내지 3Torr의 압력과 100 내지 700W의 플라즈마 파워하에서 N2 가스 및/또는 NH3 가스를 사용하여 형성하는 것이 바람직하다.
도 2d를 참조하면, 전체 구조상에 폴리 실리콘막을 형성한 다음 폴리 실리콘막, 고전압용 게이트 절연막(120)과 저전압용 게이트 절연막(123)을 선택적으로 식각하여 고전압 게이트 전극(124a) 및 저전압 게이트 전극(124b)을 형성한다.
소정의 이온주입을 실시하여 게이트 전극(124)양측에 LDD 이온층(126)을 형성한 다음, 게이트 전극(124) 측벽에 스페이서(130)를 형성한다. N형 및 P형 불순물을 선택적으로 주입하여 접합부(132)를 형성한다.
상기에서, 선택적 식각은 폴리 실리콘막 상부에 감광막을 도포한 다음, 게이트 마스크를 이용한 사진 식각공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 고전압 소자 영역(A)에는 폴리 실리콘막과 고전압용 게이트 절연막(120)을 제거하여 고전압 게이트 전극(124a)을 형성하고, 저전압 소자 영역(B)에는 폴리 실리콘막과 저전압용 게이트 절연막(123)을 제거하여 저전압 게이트 전극(124b)을 형성하는 것이 바람직하다. 식각공정은 HBr 가스가 포함된 비등방성 건식식각을 실시하는 것이 바람직하다. 폴리 실리콘막 대신 도전성의 물질막을 사용할 수도 있다. 소정의 스트립 공정을 실시하여 감광막 패턴을 제거한다. 이후 선택적 식각공정시 발생한 플라즈마 데미지를 제거하기 위해 산소(O2) 분위기의 열처리 공정을 실시하는 것이 효과적이다.
LDD 이온주입은 게이트 전극 하부의 채널 영역에 흐르는 캐리어(Carrier)들의 전기장을 조절하고, 드레인 쪽의 채널 영역에 매우 높은 전기장(Electric field)이 집중되는 현상에 의하여 비정상적인 캐리어의 흐름이 형성되어 소자의 작동에 오류가 발생될 수 있는 핫 케리어 이펙트(Hot Carrier Effect)를 최소화하며, 게이트 전극(124)의 폭이 좁아지면서 채널 길이가 작아짐에 따라 소스 및 드레인간의 간격이 좁아져 소자의 문턱 전압이 낮아지는 단 채널 효과가 발생되는 문제점을 해결하기 위해 낮은 농도의 N형 또는 P형 불순물을 주입하는 것이 바람직하다.
스페이서(130)는 제 1 절연막(128) 및 제 2 절연막(129)을 전체 상부에 순차적으로 형성한 다음, 전면 식각 공정으로 제 1 및 제 2 절연막(128 및 129)을 게이트 전극(124)의 양 측면에만 잔류시켜 제 1 및 제 2 절연막(128 및 129)으로 이루어진 절연막 스페이서(130)를 형성하는 것이 바람직하다. 제 1 절연막(128)은 저압 실리콘 산화물(LP-TEOS)로 형성하며, 제 2 절연막(129)은 실리콘 질화물(Si3N4)로 형성한다. 이때, 제 1 절연막(128)은 폴리 실리콘막으로 이루어진 게이트 전극(124)과 실리콘 질화물로 이루어진 제 2 절연막(129)이 직접 접촉할 경우 스트레스가 발생되는 것을 방지해주는 버퍼 산화막의 역할을 한다.
다음으로, 폴리 실리콘막 및 스페이서(130)를 이온 주입 마스크로 이용한 고농도 이온 주입 공정을 통해 LDD 이온층(126)보다 더 깊은 깊이로 고농도 이온층(132)을 형성한 후 활성화 열처리를 통해 고농도 이온층(132)과 LDD 이온층(126)으로 이루어진 소스/드레인을 형성하는 것이 바람직하다. 활성화 열처리로 RTP 어닐을 수행하는 것이 바람직하다.
자기 정렬 실리사이드 공정을 실시하여 접합부와 게이트 전극(124) 상부에 실리사이드막(134)을 형성한다. 층간 절연막을 증착한 다음 평탄화한다. 콘택 마스킹 및 식각공정을 실시하여 콘택 플러그를 형성한 다음 배선공정을 실시하여 반도체 소자를 형성한다.
상술한 바와 같이, 본 발명은 듀얼 게이트 전극 형성시 질화 산화막을 이용하여 반도체 기판 표면의 채널 영역에 주입된 불순물의 이상적인 확산을 방지하여 문턱 전압 변화를 개선할 수 있다.
또한, 고전압용 게이트 산화막 형성시 급속 열처리공정을 통해 채널 영역에 주입된 불순물을 활성화함과 동시에 질화 산화막을 성장시킬 수 있다.
또한, 듀얼 게이트 산화막 형성시 불순물의 종류에 따라 서로 다른 분리계수를 개선할 수 있어 기판 표면의 불순물 종류에 따른 농도 차이를 개선할 수 있으을 뿐만 아니라, 동일 공정 조건하에서 유사한 NMOS와 PMOS 트랜지스터를 형성할 수 있다.
또한, P형 반도체 소자의 게이트 전극에 주입된 보론 이온이 채널 영역으로 침투하는 것을 방지할 수 있어 보론 침투에 의한 문턱전압 감소 등의 문제를 해결할 수 있으며, N형 반도체 소자 영역에서의 핫케리어 면역 특성을 증가 시켜 문턱 전압 변화를 방지할 수 있다.
또한, 게이트 절연막을 통한 누설 전류를 2배정도 감소시킬 수 있다.
도 1a 및 도 1b는 종래의 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 반도체 기판 12, 112 : 소자 분리막
14, 114 : 웰 16, 116 : 이온층
18, 120 : 고전압 게이트 절연막 20, 123 : 저전압 게이트 절연막
118, 119 : 질화 산화막 122 : 감광막 패턴
124 : 게이트 전극 126 : LDD이온층
128, 129 : 절연막 130 : 스페이서
132 : 접합부 134 : 실리사이드막
Claims (5)
- 고전압 소자 영역과 저전압 소자 영역이 정의된 반도체 기판에 소자 분리막을 형성하는 단계;불순물 이온주입을 통해 웰과 문턱 전압 조절을 위한 이온층을 형성하는 단계;전체 구조상에 고전압용 게이트 절연막을 형성하면서, 상기 이온층을 활성화 하는 단계;상기 저전압 소자 영역에 형성된 상기 고전압용 게이트 절연막을 식각하는 단계;전체 구조상에 저전압용 게이트 절연막을 형성하는 단계; 및전체 구조상에 폴리 실리콘을 형성한 다음, 패터닝 공정을 통해 상기 고전압 소자 영역에는 고전압 게이트 전극을 형성하고, 상기 저전압 소자 영역에는 저전압 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 고전압용 게이트 절연막은,질소 가스를 이용한 고온 열공정을 통해 상기 반도체 기판 상에 제 1 질화 산화막을 형성하는 단계; 및산화공정을 통해 상기 제 1 질화 산화막을 산화시켜 제 2 질화 산화막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 고온 열공정으로 RTP 장비를 이용하여 800 내지 1000℃ 온도 하에서 N2O 가스 및/또는 NO가스를 사용하고, 상기 산화공정으로 700 내지 900℃ 온도하에서 O2 가스와 H2 가스를 사용하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 제 1 질화 산화막은 25 내지 60Å 두께로 형성하고, 상기 제 2 질화 산화막은 5 내지 15Å 두께로 형성하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 저전압용 게이트 절연막은,700 내지 900℃의 온도하에서 N2O 가스 및/또는 NO 가스를 사용하여 형성하거나, 500 내지 900℃의 온도와, 1 내지 3Torr의 압력과 100 내지 700W의 플라즈마 파워하에서 N2 가스 및/또는 NH3 가스를 사용하여 12 내지 30Å두께로 형성하는 반도체 소자의 제조 방법.
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