KR100548525B1 - 반도체 소자의 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 소자의 신뢰성을 향상시키는 반도체 소자의 트랜지스터 제조방법을 개시한다. 개시된 본 발명의 방법은, 실리콘 기판 상에 산화막을 형성하는 단계; 상기 산화막 상에 플라즈마 처리를 실시하여 제1질화산화막을 형성하는 단계; 상기 결과물에 급속 열처리를 실시하여 상기 산화막과 실리콘 기판 사이에 제2질화산화막을 형성하는 단계; 상기 결과물 상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막, 제1질화산화막, 산화막 및 제2질화산화막을 선택적으로 식각하여 게이트 전극을 형성하는 단계; 상기 게이트 전극을 마스크로 이용한 불순물 이온주입 공정을 통해 상기 게이트 전극의 양측 기판에 LDD 영역을 형성하는 단계; 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 상기 스페이서를 포함한 게이트 전극을 마스크로 이용한 불순물 이온주입 공정을 통해 상기 스페이서의 양측 기판에 소오스/드레인 영역을 형성하는 단계; 및 상기 게이트 전극 및 소오스/드레인 영역의 표면에 선택적으로 실리사이드층을 형성하는 단계를 포함한다.
Description
도 1a 내지 도 1e는 종래의 기술에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 공정별 단면도.
-도면의 주요 부분에 대한 부호의 설명-
31 : 실리콘 기판 32 : 소자분리막
31a, 31b : p형, n형 웰 33 : 산화막
33a, 33b : 식각후 잔류된 산화막 34 : 제1질화산화막
34a, 34b : 식각후 잔류된 제1질화산화막 35 : 제2질화산화막
35a, 35b : 식각후 잔류된 제2질화산화막 36 : 폴리실리콘막
36a, 36b : n형, p형 게이트 전극 37a, 37b : n형, p형 LDD 영역
38 : 저압 실리콘 산화막 39 : 실리콘 질화막
40a, 40b : n형 소오스/드레인 영역
40c, 40d : p형 소오스/드레인 영역 41 : 실리사이드층
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 소자의 신뢰성을 향상시키기 위한 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
현재의 논리 소자는 고집적화, 소비전력 감소, 하이 퍼포먼스(high performance) 구현 등을 위해 구동 전압을 낮추어 가고 있는 추세이다. 이를 위해 게이트 절연막 두께를 낮추고, 쇼트 채널 효과(short channel effect) 등을 개선하기 위해 기존의 매립 채널(burried channel) 동작에서 표면 채널(surface channel) 동작으로 변경 적용하고 있다.
여기서, 상기 표면 채널(surface channel) 적용을 위해 n형 게이트 전극에는 n형 불순물을, p형 게이트 전극에는 p형 불순물을 주입하여 극성이 서로 다른 두 개의 폴리실리콘 전극을 적용하고 있으며, 최근의 90 나노미터(㎚)급 이하의 반도체 소자는 구동능력 향상과 소비 전력 감소를 위해 17Å 이하의 두께를 갖는 게이트 절연막을 요구하고 있다.
도 1a 내지 도 1e는 종래의 기술에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 공정별 단면도이다.
종래의 반도체 소자의 트랜지스터 제조방법에 대하여 도 1a 내지 도 1e를 참조하여 간략하게 설명하면 다음과 같다.
종래의 반도체 소자의 트랜지스터 제조방법은, 도 1a에 도시된 바와 같이, 먼저, 액티브영역(미도시) 및 필드영역(미도시)이 정의된 실리콘 기판(11)을 제공 한 다음, 상기 실리콘 기판(11)의 필드영역에 공지의 STI(Shallow Trench Isolation) 공정을 통해 소자분리막(12)을 형성한다. 그리고, 상기 실리콘 기판(11)에 p형 웰(11a) 및 n형 웰(11b)을 형성하고 나서, 문턱전압 조절용 불순물 이온주입을 실시한 후, 상기 불순물들의 활성화를 위하여 열처리 공정을 실시한다.
이어서, 도 1b에 도시된 바와 같이, 상기 결과의 기판 상에 게이트 절연막으로서의 열산화막(13)을 형성한다. 여기서, 상기 열산화막(13)은 수소 및 산소 가스를 사용하여 형성한다. 다음으로, 상기 열산화막(13) 상에 게이트 도전막으로서의 폴리실리콘막(14)을 형성한다.
그런다음, 도 1c에 도시된 바와 같이, 상기 폴리실리콘막과 열산화막을 선택적으로 식각하여 n형 게이트 전극(14a) 및 p형 게이트 전극(14b)을 형성한다. 그런 후, 상기 n형 및 p형 게이트 전극(14a, 14b)을 마스크로 이용한 불순물 이온주입 공정을 통해 상기 n형 및 p형 게이트 전극(14a, 14b) 양측의 실리콘 기판(11)에 n형 LDD(Lightly Doped Drain) 영역(15a) 및 p형 LDD 영역(15b)을 형성한다.
한편, 도 1c에서 미설명된 도면부호 13a 및 13b는 모두 식각후 잔류된 열산화막을 나타낸 것이다.
다음으로, 도 1d에 도시된 바와 같이, 상기 n형 및 p형 게이트 전극(14a, 14b)의 양측벽에 저압 실리콘 산화막(16)과 실리콘 질화막(17)의 이중 구조로 이루어진 스페이서를 형성한다. 이어, 상기 스페이서를 포함한 n형 및 p형 게이트 전극(14a, 14b)을 마스크로 이용한 불순물 이온주입을 실시한 후, 열처리 공정을 통해 상기 스페이서 양측의 실리콘 기판(11)에 n형 소오스/드레인 영역(18a, 18b) 및 p형 소오스/드레인 영역(18c, 18d)을 형성한다.
이후, 도 1e에 도시된 바와 같이, 상기 n형 및 p형 게이트 전극(14a, 14b)의 배선 공정시 접촉 저항을 낮추기 위해 자기 정렬 실리사이드 공정을 실시하여 상기 n형, p형 게이트 전극(14a, 14b) 및 n형, p형 소오스/드레인 영역(18a, 18b, 18c, 18d)의 표면에 선택적으로 실리사이드층(19)을 형성한다.
그러나, 최근의 90 나노미터(㎚)급 이하의 반도체 소자는 구동능력 향상과 소비 전력 감소를 위해 17Å 이하의 두께를 갖는 게이트 절연막을 요구하고 있는데, 종래 기술에서의 게이트 절연막인 열산화막을 17Å 이하의 낮은 두께로 형성할 경우, 상기 열산화막을 통한 누설 전류가 증가되어 이를 90 나노미터급 이하의 소자에 적용하기가 어려운 문제점이 있다.
그리고, p형 게이트 전극의 열산화막은 p형 게이트 전극에 주입된 보론 이온이 후속 열처리 공정에 의해 상기 열산화막을 통과하여 채널 영역으로 침투하는 것을 막지 못하며, 또한, n형 게이트 전극의 열산화막에는 핫 캐리어(Hot Carrier) 유입이 발생하여 문턱 전압이 변화되는 문제점이 있다.
이에, 상기 문제들을 해결하기 위하여 상기 열산화막에 NO 가스 열처리 또는 플라즈마 질화 처리를 실시하여 질화산화막을 형성하기도 하는데, 먼저, 상기 NO 가스 열처리에 의한 질화산화막은 상기 열산화막과 실리콘 기판 사이에 형성되어 핫 캐리어 유입 및 보론 침투는 막을 수 있으나, p형 소자 영역에서의 NBTI 특성을 열화시켜 소자의 신뢰성을 저하시키는 문제점을 안고 있으며, 상기 플라즈마 질화 처리에 의한 질화산화막은 상기 열산화막의 표면에 형성되어 보론 침투는 막을 수 있으나, 핫 캐리어 유입은 막을 수 없고, 플라즈마 데미지에 의해 게이트 절연막의 신뢰성이 열화되는 문제가 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 누설 전류의 증가됨이 없는 17Å 이하의 두께를 갖는 게이트 절연막을 형성할 수 있고, 보론 침투 및 핫 캐리어 유입을 막을 수 있으며, 질화산화막 적용에 따른 p형 소자 영역에서의 NBTI 특성 열화 및 플라즈마 데미지에 의한 게이트 절연막의 신뢰성 열화를 극복할 수 있는 반도체 소자의 트랜지스터 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 트랜지스터 제조방법은, 실리콘 기판 상에 산화막을 형성하는 단계; 상기 산화막 상에 플라즈마 처리를 실시하여 제1질화산화막을 형성하는 단계; 상기 결과물에 급속 열처리를 실시하여 상기 산화막과 실리콘 기판 사이에 제2질화산화막을 형성하는 단계; 상기 결과물 상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막, 제1질화산화막, 산화막 및 제2질화산화막을 선택적으로 식각하여 게이트 전극을 형성하는 단계; 상기 게이트 전극을 마스크로 이용한 불순물 이온주입 공정을 통해 상기 게이트 전극의 양측 기판에 LDD 영역을 형성하는 단계; 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 상기 스페이서를 포함한 게이트 전극을 마스크로 이용한 불순물 이온주입 공정을 통해 상기 스페이서의 양측 기판에 소오스/드레인 영역을 형성하 는 단계; 및 상기 게이트 전극 및 소오스/드레인 영역의 표면에 선택적으로 실리사이드층을 형성하는 단계를 포함한다.
여기서, 상기 산화막은 열산화막 및 케미칼 산화막 중 어느 하나로 이루어지며, 이때, 상기 케미칼 산화막은 NH40H, H2O2 및 H2O의 혼합 용액을 이용한 기판의 세정 및 O3를 이용한 기판의 수세정 중 어느 하나를 통해 형성한다. 또한, 상기 산화막은 8~16Å의 두께로 형성한다. 그리고, 상기 플라즈마 처리는 0.5~10mTorr의 압력과 650~800℃의 온도에서 100~300W의 파워를 인가하고, 50~400sccm 유량의 N2 가스를 공급하여 실시하며, 상기 제1질화산화막은 12~25%의 질소이온 농도를 갖도록 형성한다. 또한, 상기 산화막 및 상기 제1질화산화막은 이들 두께의 합이 13~17Å이 되도록 형성한다. 그리고, 상기 급속 열처리는 10Torr 이하의 압력과 750~1000℃의 온도에서 N2O 가스를 이용하여 5~30초 동안 실시하며, 상기 제2질화산화막은 2% 이하의 질소이온 농도를 갖도록 형성한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 공정별 단면도이다.
본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조방법은, 도 2a에 도시된 바와 같이, 먼저, 액티브영역(미도시) 및 필드영역(미도시)이 정의된 실리콘 기판(31)을 제공한 다음, 상기 실리콘 기판(31)의 필드영역에 공지의 STI(Shallow Trench Isolation) 공정을 통해 소자분리막(32)을 형성한다. 그리고, 상기 실리콘 기판(31)에 p형 웰(31a) 및 n형 웰(31b)을 형성하고 나서, 문턱전압 조절용 불순물 이온주입을 실시한 후, 상기 불순물들의 활성화를 위하여 열처리 공정을 실시한다.
이어서, 상기 결과의 기판 상에 산화막(33)을 형성한다. 여기서, 상기 산화막(33)은 열산화막 및 케미칼 산화막 중 어느 하나로 이루어지며, 이때, 상기 케미칼 산화막은 NH40H, H2O2 및 H2O의 혼합 용액을 이용한 기판의 세정 및 O3를 이용한 기판의 수세정 중 어느 하나를 통해 형성한다. 또한, 상기 산화막(33)은 8~16Å의 두께로 형성한다.
그런다음, 도 2b에 도시된 바와 같이, 상기 산화막(33) 상에 플라즈마 처리를 실시하여 제1질화산화막(34)을 형성한다. 여기서, 상기 플라즈마 처리는 0.5~10mTorr의 압력과 650~800℃의 온도에서 100~300W의 파워(Power)를 인가하고, 50~400sccm 유량의 N2 가스를 공급하여 실시한다. 이때, 상기 제1질화산화막(34)은 12~25%의 질소이온 농도를 갖도록 형성하며, 상기 산화막(33) 및 상기 제1질화산화막(34)은 이들 두께의 합이 13~17Å이 되도록 형성한다. 한편, 상기 제1질화산화막(34)은 질소이온 농도가 12% 이상인 고농도 질화산화막이므로, 게이트 절연막 두께 감소에 따른 누설 전류의 증가를 방지하고, 보론 침투를 막아주는 역할을 한다.
그리고 나서, 도 2c에 도시된 바와 같이, 상기 결과물에 급속 열처리를 실시하여 상기 산화막(33)과 실리콘 기판(31) 사이에 제2질화산화막(35)을 형성한다. 여기서, 상기 급속 열처리는 10Torr 이하의 압력과 750~1000℃의 온도에서 N2O 가 스를 이용하여 5~30초 동안 실시한다. 이때, 상기 제2질화산화막(35)은 2% 이하의 질소이온 농도를 갖도록 형성한다.
한편, 상기 N2O 가스는 상기 급속 열처리를 실시함에 따라 NO와 O2로 열분해 되는데, 이때, 상기 NO는 상기 제2질화산화막(35)을 형성하고, 상기 O2는 제1질화산화막(34) 형성시의 플라즈마 데미지를 보상해 주는 역할을 한다. 또한, 상기 제2질화산화막(35)은 핫 캐리어 유입을 방지하는 역할을 한다.
이어서, 상기 결과물 상에 폴리실리콘막(36)을 형성한다.
그런다음, 도 2d에 도시된 바와 같이, 상기 폴리실리콘막, 제1질화산화막, 산화막 및 제2질화산화막을 선택적으로 식각하여 n형 게이트 전극(36a) 및 p형 게이트 전극(36b)을 형성한다. 그런 후, 상기 n형 및 p형 게이트 전극(36a, 36b)을 마스크로 이용한 불순물 이온주입 공정을 통해 상기 n형 및 p형 게이트 전극(36a, 36b) 양측의 실리콘 기판(31)에 n형 LDD(Lightly Doped Drain) 영역(37a) 및 p형 LDD 영역(37b)을 형성한다. 이때, 도 2d에서 미설명된 도면부호 33a, 33b는 식각후 잔류된 산화막을, 34a, 34b는 식각후 잔류된 제1질화산화막을, 35a, 35b는 식각후 잔류된 제2질화산화막을 나타낸 것이다.
다음으로, 도 2e에 도시된 바와 같이, 상기 n형 및 p형 게이트 전극(36a, 36b)의 양측벽에 저압 실리콘 산화막(38)과 실리콘 질화막(39)의 이중 구조로 이루어진 스페이서를 형성한다. 이어, 상기 스페이서를 포함한 n형 및 p형 게이트 전극(36a, 36b)을 마스크로 이용한 불순물 이온주입을 실시한 후, 열처리 공정을 통해 상기 스페이서 양측의 실리콘 기판(31)에 n형 소오스/드레인 영역(40a, 40b) 및 p형 소오스/드레인 영역(40c, 40d)을 형성한다.
이후, 상기 n형 및 p형 게이트 전극(36a, 36b)의 배선 공정시 접촉 저항을 낮추기 위해 자기 정렬 실리사이드 공정을 실시하여 상기 n형, p형 게이트 전극(36a, 36b) 및 n형, p형 소오스/드레인 영역(40a, 40b, 40c, 40d)의 표면에 선택적으로 실리사이드층(41)을 형성한다.
이상에서와 같이, 본 발명은 게이트 절연막으로서 산화막 상에 플라즈마 처리를 실시하여 질소이온 농도가 12% 이상인 고농도의 제1질화산화막을 형성함으로써, 게이트 절연막의 유전 상수를 증가시켜 게이트 절연막 두께 감소에 따른 누설 전류의 발생을 감소시킬 수 있다. 또한, 상기 제1질화산화막은 p형 게이트 전극에 주입되는 보론 이온이 후속 열처리 공정에 의해 채널 영역으로 침투하는 것을 방지하여 문턱 전압이 변화되는 것을 막아준다.
그리고, 본 발명은 상기 산화막과 실리콘 기판 사이에 N2O 가스를 이용한 급속 열처리를 실시하여 질소이온 농도가 2% 이하인 저농도의 제2질화산화막을 형성함으로써, n형 소자 영역에서의 핫 캐리어(Hot Carrier) 유입을 방지할 수 있으며, p형 소자 영역에서의 NBTI 특성 열화를 방지할 수 있다.
또한, 상기 제2질화산화막 형성시에 사용되는 N2O 가스는 NO와 O2로 열분해되는데, 이때, 상기 O2가 플라즈마 데미지를 보상해 주므로, 게이트 절연막의 신뢰성 저하를 방지할 수 있다.
결과적으로, 본 발명은 소자의 특성을 향상시킬 수 있다.
Claims (9)
- 실리콘 기판 상에 산화막을 형성하는 단계;상기 산화막 상에 플라즈마 처리를 실시하여 제1질화산화막을 형성하는 단계;상기 결과물에 급속 열처리를 실시하여 상기 산화막과 실리콘 기판 사이에 제2질화산화막을 형성하는 단계;상기 결과물 상에 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막, 제1질화산화막, 산화막 및 제2질화산화막을 선택적으로 식각하여 게이트 전극을 형성하는 단계;상기 게이트 전극을 마스크로 이용한 불순물 이온주입 공정을 통해 상기 게이트 전극의 양측 기판에 LDD 영역을 형성하는 단계;상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계;상기 스페이서를 포함한 게이트 전극을 마스크로 이용한 불순물 이온주입 공정을 통해 상기 스페이서의 양측 기판에 소오스/드레인 영역을 형성하는 단계; 및상기 게이트 전극 및 소오스/드레인 영역의 표면에 선택적으로 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 산화막은 열산화막 및 케미칼 산화막 중 어느 하나 로 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 2 항에 있어서, 상기 케미칼 산화막은 NH40H, H2O2 및 H2O의 혼합 용액을 이용한 기판의 세정 및 O3를 이용한 기판의 수세정 중 어느 하나를 통해 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 산화막은 8~16Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 플라즈마 처리는 0.5~10mTorr의 압력과 650~800℃의 온도에서 100~300W의 파워를 인가하고, 50~400sccm 유량의 N2 가스를 공급하여 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 제1질화산화막은 12~25%의 질소이온 농도를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 산화막 및 상기 제1질화산화막은 이들 두께의 합이 13~17Å이 되도록 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 급속 열처리는 10Torr 이하의 압력과 750~1000℃의 온도에서 N2O 가스를 이용하여 5~30초 동안 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 제2질화산화막은 2% 이하의 질소이온 농도를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
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