KR20070105002A - 반도체 소자의 피모스 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 피모스 트랜지스터 제조 방법을 제공한다. 이 방법에 따르면, 반도체 기판 상에 제 1 투과 방지 배리어를 갖는 게이트 절연막을 형성한다. 게이트 절연막 상에 게이트 도전막을 형성한 후, 게이트 도전막 및 게이트 절연막을 패터닝하여 게이트 전극 및 게이트 절연막 패턴을 형성한다. 게이트 전극 및 게이트 절연막 패턴의 양 측벽에 오프셋 스페이서를 형성한다. 오프셋 스페이서는 제 2 투과 방지 배리어를 포함한다. 이에 따라, 게이트 전극에 도핑된 불순물 및 소스/드레인 확장 영역의 불순물이 각각 채널 영역 및 게이트 절연막으로 투과되는 것을 방지함으로써, 채널 영역 및 게이트 전극과 게이트 절연막 사이의 가장자리에서 발생하는 누설 전류를 최소화할 수 있는 반도체 소자의 피모스 트랜지스터를 제공할 수 있다.
피모스, 누설 전류, 질화 처리, 오프셋, 소스/드레인 확장
Description
도 1a는 종래기술에 따른 피모스 트랜지스터를 설명하기 위한 단면도이고, 도 1b는 도 1a의 A 부분을 확대한 단면도;
도 2, 도 3, 도 4a, 도 5a, 도 6, 도 7 및 도 8a는 본 발명의 실시예에 따른 피모스 트랜지스터 제조 방법을 설명하기 위한 단면도들이고, 도 4b, 도 5b 및 도 8b는 각각 도 4a, 도 5a 및 도 8a의 B, C 및 D 부분을 확대한 단면도들.
*도면의 주요 부분에 대한 부호의 설명*
10, 110 : 반도체 기판 12, 112 : n-웰
14, 114 : 게이트 절연막 16, 116a : 게이트 전극
115, 215, 315 : 제 1, 제 2, 제 3 투과 방지 배리어
18, 118 : 오프셋 스페이서 20, 120 : 소스/드레인 확장 영역
22, 122 : 절연막 스페이서 24, 124 : 소스/드레인 영역
본 발명은 반도체 소자에 관한 것으로, 더 구체적으로 반도체 소자의 피모스 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 모스펫(MOSFET : Metal Oxide Silicon Field Effect Transistor)도 점차 미세화되고 있다. 이에 따라, 전류 구동력의 향상과 임계치 전압의 롤 오프(roll-off, 게이트 길이 및 게이트 폭의 변화에 대해 임계치 전압이 변화하는 양)를 완화할 목적으로, 게이트 절연막의 두께를 얇게 하는 시도가 이루어지고 있다. 전류 구동력이 향상되면, 회로의 동작 속도가 빨라지고, 반도체 칩의 동작 주파수가 올라간다. 임계치 전압의 롤 오프가 완화되면, 사진 공정이나 가공 공정 시의 게이트 길이 및 게이트 폭의 변동에 대해 트랜지스터의 임계치 전압의 변동이 작아져 양산하기 쉽다.
산화 실리콘(SiO2)으로 이루어지는 일반적인 게이트 절연막의 두께가 3nm 이하가 되면 실리콘 기판으로부터 게이트 전극으로의 직접적인 터널링(tunneling)에 의한 게이트 누설 전류(leakage current)가 현저하게 발생하기 때문에, 산화 실리콘으로 이루어진 게이트 절연막의 두께는 3㎚ 정도가 한계이다. 그러나 전류 구동력을 향상시키기 위해서, 산화 실리콘막으로 환산한 게이트 절연막의 두께가 3㎚ 이하인 것이 요구되고 있다.
또한, 산화 실리콘으로 이루어진 게이트 절연막이 붕소(B)를 고농도로 포함하는 폴리 실리콘막(표면 채널형(surface channel type)의 피모스(pMOS) 트랜지스터의 게이트 전극으로서 사용)에 접하여 형성되면, 폴리 실리콘(polysilicon)막 내 에 존재하는 붕소가 열처리하는 과정에서 확산하여 게이트 절연막 내에까지 확산하게 된다. 이러한 붕소의 확산이 채널에 도달하는 것에 기인하는 임계치 전압의 변동이 문제가 되고 있다.
도 1a는 종래기술에 따른 피모스 트랜지스터를 설명하기 위한 단면도이고, 도 1b는 도 1a의 A 부분을 확대한 단면도이다.
도 1a를 참조하면, 반도체 기판(10), 반도체 기판(10) 내의 n-웰(12), 반도체 기판(10) 상의 게이트 절연막(14) 및 게이트 전극(16), 게이트 절연막(14) 및 게이트 전극(16)의 양 측벽에 제공된 오프셋 스페이서(18), 오프셋 스페이서(18)에 인접한 반도체 기판(10) 내에 제공된 소스/드레인 확장 영역(20), 오프셋 스페이서(18)의 측벽에 제공된 절연막 스페이서(22) 및 절연막 스페이서(22)에 인접한 반도체 기판(10) 내에 소스/드레인 확장 영역(20)과 일부 중첩되게 제공된 소스/드레인 영역(24)을 포함한다.
반도체 기판(10)과 인접하는 게이트 절연막(14)은 투과 방지 배리어(굵은 점선)를 포함한다.
도 1b를 참조하면, 오프셋 스페이서(18)를 형성하기 전에 게이트 전극(16) 및 게이트 절연막(14)을 패터닝(patterning)하는 공정에서 발생하는 폴리머(polymer)와 같은 부산물을 제거하기 위한 세정 공정이 수행된다. 이러한 세정 공정에 의해 게이트 전극(16)의 하부 가장자리 아래의 게이트 절연막(14)이 식각되는 언더컷(undercut)이 발생한다. 언더컷이 발생한 부위를 채우면서 게이트 전극(14) 및 게이트 절연막(14)의 양 측벽에 오프셋 스페이서(18)가 형성된다.
일반적으로 반도체 소자의 게이트 절연막 부위에서 발생하는 누설 전류는 주로 게이트 전극으로 사용되는 폴리 실리콘막에 포함되거나 p+ 소스/드레인 영역에 이온 주입되는 붕소와 같은 불순물들이 각각 채널 영역 및 게이트 절연막으로 투과(도 1b의 하향 및 상향 화살표)됨에 따라 발생하게 된다. 게다가, 반도체 소자의 제조 기술이 100nm 이하로 발전함에 따라, 게이트 절연막의 두께는 점차 더 얇아져야 하는 반면에, 소스/드레인 확장 영역에 이온 주입되는 불순물의 농도는 점차 높아지게 되었다. 이에 따라, 지금까지는 발생하지 않았던 소스/드레인 확장 영역의 불순물이 게이트 절연막으로 투과(도 1b의 상향 화살표)되는 현상이 발생한다.
이에 따라, 상기와 같은 반도체 소자의 피모스 트랜지스터는 게이트 전극에 도핑된 불순물이 채널 영역으로의 투과 및 반도체 소자의 고집적화에 기인하는 소스/드레인 확장 영역의 불순물이 게이트 절연막으로의 투과에 기인하는 누설 전류로 인해 반도체 소자가 열화되어 안정적으로 동작하지 못하는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 피모스 트랜지스터의 게이트 절연막 부위에서 발생하는 누설 전류를 방지할 수 있는 반도체 소자의 피모스 트랜지스터 및 그 제조 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 반도체 소자의 피모스 트랜지스터 제조 방법을 제공한다. 이 방법에 따르면, 먼저 반도체 기판 상에 제 1 투과 방지 배리어를 갖는 게이트 절연막을 형성한다. 게이트 절연막 상에 게이트 도전막을 형성한 후, 게이트 도전막 및 게이트 절연막을 패터닝하여 게이트 전극 및 게이트 절연막 패턴을 형성한다. 게이트 전극 및 게이트 절연막 패턴의 양 측벽에 오프셋 스페이서를 형성하는 것을 포함한다. 오프셋 스페이서는 제 2 투과 방지 배리어를 포함하는 것을 특징으로 한다.
오프셋 스페이서에 인접한 반도체 기판 내에 소스/드레인 확장 영역을 형성하고, 오프셋 스페이서의 측벽에 절연막 스페이서를 형성하고, 그리고 절연막 스페이서에 인접한 반도체 기판 내에 소스/드레인 확장 영역과 일부 중첩되는 소스/드레인 영역을 형성하는 것을 더 포함할 수 있다.
게이트 전극 및 게이트 절연막 패턴을 형성한 후, 불산을 포함하는 용액을 사용하는 세정 공정을 더 포함할 수 있다.
게이트 절연막 패턴의 측부를 질화 처리하여 제 3 투과 방지 배리어를 형성하는 것을 더 포함할 수 있다. 게이트 절연막 패턴의 측부를 질화 처리하는 것은 질소를 포함하는 플라즈마를 수행하는 것일 수 있다.
제 1 투과 방지 배리어는 게이트 절연막 형성을 위한 공정 가스로 산화이질소 또는 산화질소 가스를 사용하는 것, 또는 게이트 절연막에 질소 플라즈마를 처리하는 것에 의하여 형성될 수 있다. 제 1 투과 방지 배리어는 반도체 기판에 인접하는 게이트 절연막의 하부에 포함될 수 있다.
제 2 투과 방지 배리어는 오프셋 스페이서 형성을 위한 공정 가스로 산화이질소 또는 산화질소 가스를 사용하는 것, 또는 오프셋 스페이서에 질소 플라즈마를 처리하는 것에 의하여 형성될 수 있다. 제 2 투과 방지 배리어는 게이트 전극에 인 접하는 오프셋 스페이서의 내측부에 포함될 수 있다.
게이트 절연막은 열 산화에 의하여 형성될 수 있다.
게이트 도전막은 폴리 실리콘으로 형성될 수 있다.
오프셋 스페이서는 열 산화막 또는 저온 산화막의 단일막, 또는 열 산화막 및 저온 산화막이 순차적으로 적층된 이중막으로 형성될 수 있다.
또한, 본 발명은 반도체 소자의 피모스 트랜지스터를 제공한다. 이 피모스 트랜지스터는 반도체 기판, 반도체 기판 상의 게이트 절연막 패턴 및 게이트 전극, 및 게이트 절연막 패턴 및 게이트 전극의 양 측벽에 제공된 오프셋 스페이서를 포함한다. 게이트 절연막 패턴은 질화 처리된 제 1 투과 방지 배리어를 포함하고, 오프셋 스페이서는 질화 처리된 제 2 투과 방지 배리어를 포함하는 것을 특징으로 한다.
오프셋 스페이서에 인접한 반도체 기판 내에 제공된 소스/드레인 확장 영역, 오프셋 스페이서의 측벽에 제공된 절연막 스페이서 및 절연막 스페이서에 인접한 반도체 기판 내에 소스/드레인 확장 영역과 일부 중첩되게 제공된 소스/드레인 영역을 더 포함할 수 있다.
게이트 절연막 패턴의 측부는 질화 처리된 제 3 투과 방지 배리어를 더 포함할 수 있다. 제 3 투과 방지 배리어는 게이트 절연막 패턴을 질소를 포함하는 플라즈마를 사용하는 질화 처리로 형성될 수 있다.
제 1 투과 방지 배리어는 게이트 절연막 패턴 형성을 위한 공정 가스로 산화이질소 또는 산화질소 가스를 사용하는 것, 또는 게이트 절연막 패턴에 질소 플라 즈마를 처리하는 것에 의하여 형성될 수 있다. 제 1 투과 방지 배리어는 반도체 기판에 인접하는 게이트 절연막의 하부에 포함될 수 있다.
제 2 투과 방지 배리어는 오프셋 스페이서 형성을 위한 공정 가스로 산화이질소 또는 산화질소 가스를 사용하는 것, 또는 오프셋 스페이서에 질소 플라즈마를 처리하는 것에 의하여 형성될 수 있다. 제 2 투과 방지 배리어는 게이트 전극에 인접하는 오프셋 스페이서의 내측부에 포함될 수 있다.
게이트 절연막 패턴은 열 산화막으로 이루어질 수 있다.
게이트 전극은 폴리 실리콘막으로 이루어질 수 있다.
오프셋 스페이서는 열 산화막 또는 저온 산화막의 단일막, 또는 열 산화막 및 저온 산화막이 순차적으로 적층된 이중막으로 이루어질 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다.
도 2, 도 3, 도 4a, 도 5a, 도 6, 도 7 및 도 8a는 본 발명의 실시예에 따른 피모스 트랜지스터 제조 방법을 설명하기 위한 단면도들이고, 도 4b, 도 5b 및 도 8b는 각각 도 4a, 도 5a 및 도 8a의 B, C 및 D 부분을 확대한 단면도들이다.
도 2를 참조하면, 반도체 기판(110)에 활성 영역을 한정하는 소자 분리막(미도시)을 형성한다. 반도체 기판(110)의 활성 영역의 소정 부위에 n-웰(112)을 형성한다. n-웰(112)에 채널 이온을 주입(미도시)한다. 반도체 기판(110) 상에 게이트 절연막(114)을 형성한다. 게이트 절연막(114)은 열 산화에 의해 형성된 열 산화막일 수 있다. 열 산화 공정의 온도는 750~950℃ 범위일 수 있다.
게이트 절연막(114)을 질화 처리하여 제 1 투과 방지 배리어(115)를 형성할 수 있다. 제 1 투과 방지 배리어(115)는 게이트 절연막(114)을 형성하는 열 산화 공정의 공정 가스에 산화이질소(N2O) 또는 산화질소(NO) 가스를 첨가하는 질화 처리로 형성될 수 있다. 또는 게이트 절연막(114)을 형성한 다음에 질소(N)를 포함하는 플라즈마 공정으로 형성될 수 있다. 플라즈마 공정은 각각 실온의 온도, 10~200 mTorr의 압력, 50~300W의 전력 및 50~200sccm의 질소(N2) 가스를 이용하는 조건에서 수행될 수 있다. 이러한 질화 처리에 의해 제 1 투과 방지 배리어(115)는 반도체 기판(110)에 인접하는 게이트 절연막(114)의 하부에 포함될 수 있다.
도 3 및 도 4a를 참조하면, 게이트 절연막(114) 상에 게이트 도전막(116)을 형성한 후, 게이트 도전막(116) 및 게이트 절연막(114)을 패터닝하여 게이트 전극(116a) 및 게이트 절연막 패턴(114a)을 형성한다. 게이트 도전막(116)은 폴리 실 리콘을 사용하여 화학적 기상 증착 방식(CVD : Chemical Vapor Deposition)으로 형성될 수 있으며, 그 두께는 800~2,000Å 정도의 범위를 가질 수 있다. 게이트 도전막(116)은 불순물에 의해 도핑(doping)될 수 있다. 게이트 도전막(116)에 도핑되는 불순물은 붕소가 사용될 수 있다.
도 4b를 참조하면, 게이트 도전막(116) 및 게이트 절연막(114)을 패터닝하는 공정에서 폴리머와 같은 부산물이 발생할 수 있다. 이러한 부산물을 제거하기 위해 불산(HF)을 포함하는 용액을 사용하는 세정 공정을 더 포함할 수 있다. 세정 공정은 불산 대 초순수 비가 1:100, 1:200 또는 1:1,000인 용액을 사용하는 습식 식각 방식으로 수행될 수 있다. 이러한 세정 공정에 의해 게이트 전극(116a)의 하부 가장자리 아래의 게이트 절연막 패턴(114a)이 식각되는 언더컷이 발생할 수 있다.
게이트 절연막 패턴(114a)의 측부를 질화 처리하여 추가적인 제 2 투과 방지 배리어(215)를 형성하는 것을 더 포함할 수 있다. 게이트 절연막 패턴(114a)의 측부를 질화 처리하는 것은 질소를 포함하는 플라즈마 공정으로 형성될 수 있다. 플라즈마 공정은 앞서 도 2에서 설명한 공정 조건으로 동일하게 수행될 수 있다.
도 5a 및 5b를 참조하면, 언더컷이 발생한 부위를 채우면서 게이트 전극(116a) 및 게이트 절연막 패턴(114a)의 양 측벽에 오프셋 스페이서(118)를 형성한다. 오프셋 스페이서(118)는 제 3 투과 방지 배리어(315)를 포함한다. 오프셋 스페이서(118)는 열 산화막 또는 저온 산화막(LTO : Low Temperature Oxide)의 단일막, 또는 열 산화막 및 저온 산화막이 순차적으로 적층된 이중막으로 형성될 수 있다. 열 산화막은 급속 열 산화(RTO : Rapid Thermal Oxidation) 방식으로 형성될 수 있다. 열 산화 공정의 온도는 700~950℃ 범위일 수 있으며, 그 두께는 20~100Å 정도의 범위를 가질 수 있다. 저온 산화막은 실리콘 산화물 계열의 물질을 450~700℃ 범위의 온도에서 화학적 기상 증착 방식으로 형성될 수 있으며, 그 두께는 30~300Å 정도의 범위를 가질 수 있다.
오프셋 스페이서(118)를 구성하는 열 산화막은 열 산화 공정으로 게이트 폴리 산화막을 형성한 후, 이방성 건식 식각 방식으로 게이트 폴리 산화막을 식각하여 형성할 수 있다. 또한, 오프셋 스페이서(118)를 구성하는 저온 산화막은 화학적 기상 증착 방식으로 저온에서 실리콘 산화막을 형성한 후, 이방성 건식 식각 방식으로 식각하여 형성할 수 있다. 또는 열 산화 공정으로 형성된 게이트 폴리 산화막 상에 저온에서 화학적 기상 증착 방식으로 실리콘 산화막을 형성한 후, 이방성 건식 식각 방식으로 실리콘 산화막 및 게이트 폴리 산화막을 식각하여 열 산화막 및 저온 산화막의 이중막으로 구성된 오프셋 스페이서(118)를 형성할 수 있다.
제 3 투과 방지 배리어(315)는 오프셋 스페이서(118)를 형성하는 공정의 공정 가스로 산화이질소 또는 산화질소 가스를 사용하는 질화 처리, 또는 오프셋 스페이서(118)에 질소를 포함하는 플라즈마를 사용하는 질화 처리에 의하여 형성될 수 있다. 제 3 투과 방지 배리어(315)는 게이트 전극(116a)에 인접하는 오프셋 스페이서(118)의 내측부에 포함될 수 있다. 각각의 질화 처리는 앞서 도 2에서 설명한 질화 처리들과 동일한 조건으로 수행될 수 있다. 이에 따라, 게이트 전극(116a)에 인접하는 오프셋 스페이서(118)의 내측부에 포함되는 제 3 투과 방지 배리어(315)는 열 산화막에 포함되거나, 또는 저온 산화막에 포함될 수 있다.
도 6 및 도 7을 참조하면, 오프셋 스페이서(118)에 인접한 반도체 기판(110) 내에 소스/드레인 확장 영역(120)을 형성하고, 오프셋 스페이서(118)의 측벽에 절연막 스페이서(122)를 형성할 수 있다. 소스/드레인 확장 영역(120)은 불순물을 1×1014~1×1015atoms/cm2의 도즈(dose)량으로 주입하여 형성될 수 있다. 소스/드레인 확장 영역(120)에 주입되는 불순물은 붕소 또는 이불화붕소(BF2)가 사용될 수 있다.
도 8a를 참조하면, 절연막 스페이서(122)에 인접한 반도체 기판 내에 소스/드레인 확장 영역(120)과 일부 중첩되는 소스/드레인 영역(124)을 형성하는 것을 더 포함할 수 있다. 소스/드레인 영역(124)은 불순물을 1×1015~1×1016atoms/cm2의 도즈량으로 주입하여 형성될 수 있다. 소스/드레인 영역(124)에 주입되는 불순물은 붕소 또는 이불화붕소가 사용될 수 있다.
도 8b를 참조하면, 게이트 절연막 패턴(114a)의 하부에 포함된 제 1 투과 방지 배리어(115)는 게이트 전극(116a)에 도핑된 불순물이 채널 영역으로 투과(하향 화살표)되는 것을 막아줄 수 있다. 또한, 제 1 투과 방지 배리어(115)는 ① 영역의 소스/드레인 확산 영역(120)으로부터 붕소와 같은 불순물이 게이트 절연막 패턴(114a)으로 투과(상향 화살표)되는 것만을 막아줄 수 있다.
게이트 절연막 패턴(114a)의 측부에 포함된 제 2 투과 방지 배리어(215)는 게이트 전극(116a)의 하부 가장자리 아래의 게이트 절연막 패턴(114a)에서 발생될 수 있는 언더컷으로 인해 앞서 제 1 투과 방지 배리어(115)가 막지 못한 ② 영역의 소스/드레인 확산 영역(120)으로부터 불순물이 게이트 절연막 패턴(114a)으로 투과 되는 것을 부분적으로만 막아줄 수 있다.
오프셋 스페이서(118)의 내측부에 포함된 제 3 투과 방지 배리어(315)는 앞서 제 1 및 제 2 투과 방지 배리어(115 및 215)가 완전하게 막지 못한 ② 영역과 막을 수 없었던 ③ 영역의 소스/드레인 확산 영역(120)으로부터 불순물이 게이트 절연막 패턴(114a)으로 투과되는 것을 막아줄 수 있다.
이에 따라, 게이트 전극(116a) 도핑된 불순물이 채널 영역으로 투과되는 것으로 인한 누설 전류뿐만 아니라, 반도체 소자의 고집적화에 따라 불순물 농도가 높아진 소스/드레인 확산 영역(120)으로부터 불순물이 게이트 절연막 패턴으로 투과되는 것으로 인한 누설 전류도 방지할 수 있다.
상기한 본 발명의 실시예에 따른 방법으로 반도체 소자의 피모스 트랜지스터를 제조함으로써, 게이트 전극에 도핑된 불순물 및 소스/드레인 확장 영역의 불순물이 각각 채널 영역 및 게이트 절연막으로 투과되는 현상을 방지할 수 있다. 이에 따라, 채널 영역 및 게이트 전극과 게이트 절연막 사이의 가장자리에서 발생하는 누설 전류를 최소화할 수 있는 반도체 소자의 피모스 트랜지스터 및 그 제조 방법을 제공할 수 있다.
상술한 바와 같이, 본 발명에 따르면 게이트 전극에 도핑된 불순물 및 소스/드레인 확장 영역의 불순물이 각각 채널 영역 및 게이트 절연막으로 투과되는 현상을 방지함으로써, 채널 영역 및 게이트 전극과 게이트 절연막 사이의 가장자리에서 발생하는 누설 전류를 최소화할 수 있는 반도체 소자의 피모스 트랜지스터 및 그 제조 방법을 제공할 수 있다.
Claims (23)
- 반도체 기판 상에 제 1 투과 방지 배리어를 갖는 게이트 절연막을 형성하고;상기 게이트 절연막 상에 게이트 도전막을 형성하고;상기 게이트 도전막 및 상기 게이트 절연막을 패터닝하여 게이트 전극 및 게이트 절연막 패턴을 형성하고; 그리고상기 게이트 전극 및 상기 게이트 절연막 패턴의 양 측벽에 오프셋 스페이서를 형성하되, 상기 오프셋 스페이서는 제 2 투과 방지 배리어를 포함하는 것을 특징으로 하는 반도체 소자의 피모스 트랜지스터 제조 방법.
- 제 1항에 있어서,상기 오프셋 스페이서에 인접한 상기 반도체 기판 내에 소스/드레인 확장 영역을 형성하고;상기 오프셋 스페이서의 측벽에 절연막 스페이서를 형성하고; 그리고상기 절연막 스페이서에 인접한 상기 반도체 기판 내에 상기 소스/드레인 확장 영역과 일부 중첩되는 소스/드레인 영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 피모스 트랜지스터 제조 방법.
- 제 1항에 있어서,상기 게이트 전극 및 상기 게이트 절연막 패턴을 형성한 후, 불산을 포함하 는 용액을 사용하는 세정 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 피모스 트랜지스터 제조 방법.
- 제 1항에 있어서,상기 게이트 절연막 패턴의 측부를 질화 처리하여 제 3 투과 방지 배리어를 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 피모스 트랜지스터 제조 방법.
- 제 4항에 있어서,상기 게이트 절연막 패턴의 측부를 질화 처리하는 것은 질소를 포함하는 플라즈마를 수행하는 것을 특징으로 하는 반도체 소자의 피모스 트랜지스터 제조 방법.
- 제 1항에 있어서,상기 제 1 투과 방지 배리어는 상기 게이트 절연막 형성을 위한 공정 가스로 산화이질소 또는 산화질소 가스를 사용하는 것, 또는 상기 게이트 절연막에 질소 플라즈마를 처리하는 것에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 피모스 트랜지스터 제조 방법.
- 제 6항에 있어서,상기 제 1 투과 방지 배리어는 상기 반도체 기판에 인접하는 상기 게이트 절연막의 하부에 포함되는 것을 특징으로 하는 반도체 소자의 피모스 트랜지스터 제조 방법.
- 제 1항에 있어서,상기 제 2 투과 방지 배리어는 상기 오프셋 스페이서 형성을 위한 공정 가스로 산화이질소 또는 산화질소 가스를 사용하는 것, 또는 상기 오프셋 스페이서에 질소 플라즈마를 처리하는 것에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 피모스 트랜지스터 제조 방법.
- 제 8항에 있어서,상기 제 2 투과 방지 배리어는 상기 게이트 전극에 인접하는 상기 오프셋 스페이서의 내측부에 포함되는 것을 특징으로 하는 반도체 소자의 피모스 트랜지스터 제조 방법.
- 제 1항에 있어서,상기 게이트 절연막은 열 산화에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 피모스 트랜지스터 제조 방법.
- 제 1항에 있어서,상기 게이트 도전막은 폴리 실리콘으로 형성되는 것을 특징으로 하는 반도체 소자의 피모스 트랜지스터 제조 방법.
- 제 1항에 있어서,상기 오프셋 스페이서는 열 산화막 또는 저온 산화막의 단일막, 또는 열 산화막 및 저온 산화막이 순차적으로 적층된 이중막으로 형성되는 것을 특징으로 하는 반도체 소자의 피모스 트랜지스터 제조 방법.
- 반도체 기판;상기 반도체 기판 상의 게이트 절연막 패턴 및 게이트 전극; 및상기 게이트 절연막 패턴 및 상기 게이트 전극의 양 측벽에 제공된 오프셋 스페이서를 포함하되, 상기 게이트 절연막 패턴은 질화 처리된 제 1 투과 방지 배리어를 포함하고, 상기 오프셋 스페이서는 질화 처리된 제 2 투과 방지 배리어를 포함하는 것을 특징으로 하는 반도체 소자의 피모스 트랜지스터.
- 제 13항에 있어서,상기 오프셋 스페이서에 인접한 상기 반도체 기판 내에 제공된 소스/드레인 확장 영역;상기 오프셋 스페이서의 측벽에 제공된 절연막 스페이서; 및상기 절연막 스페이서에 인접한 상기 반도체 기판 내에 상기 소스/드레인 확 장 영역과 일부 중첩되게 제공된 소스/드레인 영역을 더 포함하는 것을 특징으로 하는 반도체 소자의 피모스 트랜지스터.
- 제 13항에 있어서,상기 게이트 절연막 패턴의 측부는 질화 처리된 제 3 투과 방지 배리어를 더 포함하는 것을 특징으로 하는 반도체 소자의 피모스 트랜지스터.
- 제 15항에 있어서,상기 제 3 투과 방지 배리어는 상기 게이트 절연막 패턴을 질소를 포함하는 플라즈마를 수행하는 질화 처리로 형성되는 것을 특징으로 하는 반도체 소자의 피모스 트랜지스터.
- 제 13항에 있어서,상기 제 1 투과 방지 배리어는 상기 게이트 절연막 패턴 형성을 위한 공정 가스로 산화이질소 또는 산화질소 가스를 사용하는 것, 또는 상기 게이트 절연막 패턴에 질소 플라즈마를 처리하는 것에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 피모스 트랜지스터.
- 제 17항에 있어서,상기 제 1 투과 방지 배리어는 상기 반도체 기판에 인접하는 상기 게이트 절 연막의 하부에 포함되는 것을 특징으로 하는 반도체 소자의 피모스 트랜지스터.
- 제 13항에 있어서,상기 제 2 투과 방지 배리어는 상기 오프셋 스페이서 형성을 위한 공정 가스로 산화이질소 또는 산화질소 가스를 사용하는 것, 또는 상기 오프셋 스페이서에 질소 플라즈마를 처리하는 것에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 피모스 트랜지스터.
- 제 19항에 있어서,상기 제 2 투과 방지 배리어는 상기 게이트 전극에 인접하는 상기 오프셋 스페이서의 내측부에 포함되는 것을 특징으로 하는 반도체 소자의 피모스 트랜지스터.
- 제 13항에 있어서,상기 게이트 절연막 패턴은 열 산화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 피모스 트랜지스터.
- 제 13항에 있어서,상기 게이트 전극은 폴리 실리콘막으로 이루어지는 것을 특징으로 하는 반도체 소자의 피모스 트랜지스터.
- 제 13항에 있어서,상기 오프셋 스페이서는 열 산화막 또는 저온 산화막의 단일막, 또는 열 산화막 및 저온 산화막이 순차적으로 적층된 이중막으로 이루어지는 것을 특징으로 하는 반도체 소자의 피모스 트랜지스터.
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| KR1020060036704A KR20070105002A (ko) | 2006-04-24 | 2006-04-24 | 반도체 소자의 피모스 트랜지스터 및 그 제조 방법 |
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|---|---|---|---|---|
| WO2011125036A1 (en) | 2010-04-06 | 2011-10-13 | Faculdade De Ciências E Tecnologia Da Universidade Nova De Lisboa | P-type oxide alloys based on copper oxides, tin oxides, tin-copper alloy oxides and metal alloy thereof, and nickel oxide, with embedded metals thereof, fabrication process and use thereof |
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2006
- 2006-04-24 KR KR1020060036704A patent/KR20070105002A/ko not_active Application Discontinuation
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| WO2011125036A1 (en) | 2010-04-06 | 2011-10-13 | Faculdade De Ciências E Tecnologia Da Universidade Nova De Lisboa | P-type oxide alloys based on copper oxides, tin oxides, tin-copper alloy oxides and metal alloy thereof, and nickel oxide, with embedded metals thereof, fabrication process and use thereof |
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