KR20080008758A - 반도체 장치의 제조 방법 - Google Patents
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Abstract
금속 게이트 전극을 갖는 반도체 장치의 제조 방법에서, 반도체 기판 상에는 게이트 절연막, 장벽막, 제1 접착막 및 금속을 포함하는 도전막이 형성된다. 상기 제1 접착막은 열처리에 의해 상기 도전막과 반응하여 접착력이 강화된 제2 접착막으로 변화된다. 게이트 구조물은 상기 게이트 절연막, 장벽막, 제2 접착막 및 도전막을 패터닝함으로써 형성될 수 있다. 상기와 같이 접착력이 강화된 제2 접착막은 열 에너지를 수반하는 후속 공정들에서 상기 금속 게이트 전극의 리프팅 현상을 충분히 억제할 수 있으며, 상기 도전막과 상기 게이트 절연막 사이의 반응은 상기 장벽막에 의해 충분히 억제될 수 있다.
Description
도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 반도체 장치 100, 200 : 반도체 기판
102, 202 : 게이트 절연막 203 : 제3 접착막
104, 204 : 장벽막 106 : 제1 접착막
108 : 도전막 110 : 제2 접착막
120 : 게이트 구조물 130 : 게이트 스페이서
132 : 소스/드레인 영역
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 금속 게이트 구조물을 갖는 반도체 장치의 제조 방법에 관한 것이다.
일반적으로, DRAM(dynamic random access memory)과 같은 메모리 반도체 장치는 일련의 단위 공정들을 반복적으로 수행함으로써 제조될 수 있다. 상기 메모리 반도체 장치의 단위 셀은 하나의 트랜지스터와 커패시터로 이루어질 수 있다. 전형적인 DRAM 장치의 트랜지스터는 실리콘웨이퍼와 같은 반도체 기판 상에 형성된 게이트 구조물과 상기 게이트 구조물의 양측 부위에 형성되는 소스/드레인 영역들을 포함할 수 있으며, 상기 커패시터는 상기 소스/드레인 영역들 중 하나와 전기적으로 연결된 하부 전극과 상부 전극 및 이들 사이에 형성되는 유전막을 포함할 수 있다.
최근, 반도체 장치의 집적도 향상 요구에 따라 각각의 셀이 차지하는 면적이 급격하게 감소되고 있으며, 이로 인하여 발생되는 다양한 문제점들에 대한 해결 방안이 활발하게 제안되고 있다. 예를 들면, 셀 면적 감소는 트랜지스터의 채널 길이 감소에 의해 발생되는 단채널 효과(short channel effect), 채널 폭의 감소에 의해 발생되는 협채널 효과(narrow channel effect) 또는 협폭 효과(narrow width effect) 등의 문제점을 발생시키고 있다. 또한, 트랜지스터의 캐리어 이동도 저하, 전류 구동 능력 감소 등의 동작 성능 저하의 원인이 되고 있다.
한편, 상기 트랜지스터의 게이트 전극 물질로는 불순물 도핑된 폴리실리콘이 가장 일반적으로 사용되고 있으며, 게이트 절연막으로는 열산화 공정에 의해 형성된 실리콘 산화막이 가장 일반적으로 사용되고 있다. 그러나, 최근 반도체 장치의 집적도 향상, 동작 속도 개선, 신뢰도 향상 등의 요구에 부응하고, 또한 상기와 같은 문제점들을 해결하기 위하여 새로운 게이트 전극 물질들이 개발되고 있다.
예를 들면, 폴리실리콘 게이트 전극에서의 폴리 공핍(poly depletion) 문제를 해결할 수 있는 금속 게이트 구조가 적용되고 있다. 상기 금속 게이트 구조는 완전 공핍형(fully depletion type) 소자에서 일 함수(work function)를 조절함으로써 용이하게 CMOS(complementary metal oxide semiconductor) 장치를 구현할 수 있다는 장점이 있다. 상기와 같은 배경에서 금속 게이트 구조를 갖는 셀 트랜지스터의 개발이 활발하게 진행되고 있다.
상기 금속 게이트 구조는 반도체 기판 상에 형성되는 게이트 절연막과, 티타늄 또는 티타늄 질화물과 같은 금속을 포함하는 금속 게이트 전극을 포함할 수 있다. 그러나, 상기 금속 게이트 전극과 상기 게이트 절연막 사이의 열 팽창률 차이에 기인하는 게이트 전극 패턴의 리프팅(lifting) 현상, 상기 게이트 전극과 게이트 절연막 사이의 반응에 의한 게이트 절연막의 신뢰도 저하 등의 문제점들이 발생되고 있다. 특히, 최근의 반도체 장치를 이루는 패턴들의 선폭이 크게 감소됨에 따라 상기 리프팅 현상에 의한 공정 불량이 더욱 큰 문제점으로 대두되고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 금속 게이트 전극 패턴의 리프팅 현상 및 게이트 절연막의 신뢰도 저하를 억제할 수 있는 새로운 반도체 장치의 제조 방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 장치의 제조 방법은, 기판 상에 제1 산화막, 질화막 및 제2 산화막을 순차적으로 적층하는 단계와, 상기 제2 산화막 상에 금속을 포함하는 도전막을 형성하는 단계와, 상기 제2 산화막과 상기 도전막을 반응시켜 상기 제2 산화막을 금속 산화막으로 변화시키는 단계와, 상기 제1 산화막, 상기 질화막, 상기 금속 산화막 및 상기 도전막을 패터닝하여 게이트 구조물 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 산화막 및 상기 제2 산화막은 각각 실리콘 산화물을 포함할 수 있으며, 상기 질화막은 실리콘 질화물을 포함할 수 있다. 상기 제1 산화막은 게이트 구조물의 게이트 절연막으로 기능할 수 있으며, 상기 질화막은 상기 제2 산화막과 상기 도전막 사이의 반응 도중에 상기 도전막과 상기 제1 산화막이 반응하는 것을 방지하는 반응 방지막으로서, 또한 상기 금속이 상기 제1 산화막 및 상기 기판으로 확산되는 것을 방지하는 확산 방지막으로서 기능할 수 있다. 따라서 상기 제1 산화막, 즉 게이트 절연막의 신뢰도를 충분히 확보할 수 있다.
본 발명의 일 실시예에 따르면, 상기 도전막은 티타늄 또는 티타늄 질화물을 포함할 수 있다. 상기 도전막은 상기 게이트 구조물의 게이트 전극으로서 기능할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 산화막과 상기 도전막 사이의 반응은 열처리에 의해 이루어질 수 있다. 상기 금속 산화막은 상기 장벽막보다는 크고 상기 도전막보다는 작은 열 팽창률을 가지므로 후속 공정에서 도전막과 상기 장벽막 사이에서 열 팽창에 대한 완충막 역할을 할 수 있다. 따라서, 상기 도전막의 리프팅 현상을 억제할 수 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 다른 측면에 따른 반도체 장치의 제조 방법은, 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 장벽막을 형성하는 단계와, 상기 장벽막 상에 제1 접착력을 갖는 제1 접착막을 형성하는 단계와, 상기 제1 접착막 상에 금속을 포함하는 도전막을 형성하는 단계와, 상기 도전막과 상기 제1 접착막을 반응시켜 상기 제1 접착막을 상기 제1 접착력보다 강화된 제2 접착력을 갖는 제2 접착막으로 변화시키는 단계와, 상기 게이트 절연막, 상기 장벽막, 상기 제2 접착막 및 상기 도전막을 패터닝하여 게이트 구조물을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 접착막은 실리콘 산화물을 포함할 수 있으며, 상기 제2 접착막은 상기 제1 접착막과 상기 도전막 사이의 반응에 의해 형성된 금속 산화물을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 도전막은 티타늄 또는 티타늄 질화물을 포함할 수 있으며, 상기 제2 접착막은 상기 장벽막보다는 크고 상기 도전막보다는 작은 열 팽창률을 갖는 물질로 이루어질 수 있다.
본 발명의 일 실시예에 따르면, 상기 게이트 절연막은 실리콘 산화물을 포함하며, 상기 장벽막은 실리콘 질화물을 포함할 수 있다. 상기 게이트 절연막의 표면 부위는 제3 접착막으로 변화될 수 있으며, 상기 제3 접착막은 상기 게이트 절연막의 표면 부위를 질화 처리함으로써 획득될 수 있다. 여기서, 상기 제1 접착막은 상기 장벽막의 표면 부위를 산화시킴으로써 형성될 수도 있다.
본 발명의 일 실시예에 따르면, 상기 도전막과 상기 제1 접착막 사이의 반응 은 열처리에 의해 이루어질 수 있다. 상기 제2 접착막은 상기 열처리에 의해 접착력이 향상될 수 있으며, 이에 따라 후속하는 공정에서 열 팽창에 따른 상기 도전막의 리프팅 현상이 억제될 수 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 또 다른 측면에 따른 반도체 장치의 제조 방법은, 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 장벽막을 형성하는 단계와, 상기 장벽막 상에 제1 접착력을 갖는 산화물을 포함하는 제1 접착막을 형성하는 단계와, 상기 제1 접착막 상에 티타늄 또는 티타늄 질화물을 포함하는 도전막을 형성하는 단계와, 상기 제1 접착막 및 상기 도전막을 반응시켜 상기 제1 접착막을 상기 제1 접착력보다 강화된 제2 접착력을 가지며 티타늄 산화물을 포함하는 제2 접착막으로 변화시키기 위하여 상기 제1 접착막 및 상기 도전막을 열처리하는 단계와, 상기 게이트 절연막, 상기 장벽막, 상기 제2 접착막 및 상기 도전막을 패터닝하여 게이트 구조물을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 열처리 단계는 약 300 내지 800℃ 정도의 온도와 질소 또는 암모니아 가스 분위기에서 수행될 수 있다.
본 발명의 일 실시예에 따르면, 상기 게이트 절연막은 실리콘 산화물을 포함하며, 상기 장벽막은 실리콘 질화물을 포함할 수 있다. 또한, 상기 게이트 절연막의 표면 부위는 상기 게이트 절연막과 상기 장벽막 사이의 접착력을 향상시키기 위하여 제3 접착막으로 변화될 수 있으며, 상기 제3 접착막은 상기 게이트 절연막의 표면 부위를 질화 처리함으로써 획득될 수 있다. 상기 제1 접착막은 상기 장벽막 상에 실리콘 산화물을 증착함으로써 또는 상기 장벽막의 표면 부위를 산화시킴으로써 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 접착막은 상기 장벽막보다는 크고 상기 도전막보다는 작은 열 팽창률을 가질 수 있으며, 이는 상기 제1 접착막과 상기 도전막의 열처리에 의해 구현될 수 있다. 또한, 상기 반응에 의해 상기 제2 접착막은 상기 제1 접착력보다 강화된 제2 접착력을 가질 수 있으며, 이에 따라 열 에너지의 인가를 수반하는 후속 공정들을 수행하는 동안 상기 장벽막과 상기 도전막 사이에서 열 팽창에 대한 완충막의 역할을 수행할 수 있다.
상술한 바와 같은 본 발명의 실시예들에 따르면, 게이트 전극으로서 기능하는 도전막의 리프팅 현상은 완충막으로서 기능하는 제2 접착막에 의해 억제될 수 있다. 또한, 상기 도전막으로부터 상기 게이트 절연막으로의 금속 확산은 상기 장벽막에 의해 억제될 수 있으므로, 상기 게이트 절연막이 갖는 전기적 특성의 신뢰도가 충분히 확보될 수 있다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막 (층) 또는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 실리콘웨이퍼와 같은 반도체 기판(100)의 표면 부위에 소자 분리막(미도시)을 형성함으로써 다수의 액티브 영역들(미도시)을 정의한다. 예를 들면, 셸로우 트렌치 소자 분리(shallow trench isolation; STI) 공정을 수행하여 상기 반도체 기판(100)의 표면 부위에 액티브 영역들을 서로 전기적으로 격리시키기 위한 소자 분리막을 형성한다.
상기 소자 분리막 및 상기 액티브 영역들 상에 후속하여 형성되는 게이트 구조물의 게이트 절연막으로서 기능하는 제1 산화막(102; 이하, ‘게이트 절연막’이라 한다)을 형성한다. 상기 게이트 절연막(102)은 실리콘 산화물로 이루어질 수 있으며, 열 산화 공정을 수행함으로써 형성될 수 있다. 그러나, 상기 게이트 절연막(102)은 화학 기상 증착 또는 원자층 증착 등 다양한 방법을 이용하여 형성될 수도 있으며, 상기 게이트 절연막(102)을 형성하는 방법에 의해 본 발명의 사상 및 범위가 한정되지는 않는다.
상기 게이트 절연막(102) 상에 장벽막으로서 기능하는 질화막(104; 이하, ‘장벽막’이라 한다)을 형성한다. 상기 장벽막(104)은 후속하여 수행되는 열처리 공정에서 반응 방지막으로서, 또한 후속하여 형성되는 금속 게이트 전극으로부터 상기 게이트 절연막(102)으로의 금속 확산을 방지하는 확산 방지막으로서 기능할 수 있다.
상기 장벽막(104)은 실리콘 질화물을 포함할 수 있으며, 실리콘 소스 가스와 질소를 포함하는 반응 가스를 이용하는 저압 화학 기상 증착을 수행함으로써 형성될 수 있다. 상기 장벽막(104)은 상기 반응 방지막 및 상기 확산 방지막으로서 기능할 수 있도록 적어도 약 10Å 이상의 두께로 형성되는 것이 바람직하다.
상기 장벽막(104) 상에 제1 접착막으로서 기능하는 제2 산화막(106; 이하, ‘제1 접착막’이라 한다)을 형성한다. 상기 제1 접착막(106)은 상기 장벽막(104)과 후속하여 형성되는 도전막(108) 사이에서 제1 접착력을 가질 수 있으며, 후속하여 상기 제1 접착력보다 강화된 제2 접착력을 갖는 제2 접착막으로 변화될 수 있다. 상기 제1 접착막(106)은 실리콘 산화물로 이루어질 수 있으며, 화학 기상 증착을 이용하여 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 접착막(106)은 상기 장벽막(104)의 표면 부위를 산화 처리함으로써 형성될 수도 있다. 예를 들면, 산소 플라즈마 또는 산소를 포함하는 산화 가스를 이용하는 플라즈마 산화 처리 또는 열 산화 처리에 의해 상기 장벽막(104)의 표면 부위가 상기 제1 접착막(106)으로 형성될 수 있다. 이 경우, 상기 제1 접착막(106)은 실리콘 산질화물로 이루어질 수 있다. 이 경우, 실질적으로, 상기 제1 접착막(106)은 실리콘 산화물과 실리콘 질화물을 포함하여 이루어질 수 있다.
상기 제1 접착막(106) 상에 금속을 포함하는 도전막(108)을 형성한다. 상기 도전막(108)은 후속하여 형성되는 게이트 구조물에서 게이트 전극으로서 기능할 수 있다. 예를 들면, 상기 제1 접착막(106) 상에 티타늄 또는 티타늄 질화물을 포함하는 도전막(108)을 형성할 수 있다. 상기 도전막(108)은 물리 기상 증착, 화학 기상 증착, 원자층 증착 등의 방법을 이용하여 형성될 수 있다.
도 2를 참조하면, 상기 제1 접착막(106)을 상기 제1 접착력보다 강화된 제2 접착력을 갖는 제2 접착막(110)으로 변화시키기 위한 열처리 공정을 수행한다. 상기 열처리 공정은 약 300 내지 800℃ 정도의 온도에서 수행될 수 있으며, 상기 열처리 공정이 수행되는 공정 챔버의 내부는 질소 또는 암모니아 가스 분위기로 조성될 수 있다.
상기 열처리 공정을 수행하는 동안 상기 도전막(108)과 상기 제1 접착막(106) 사이의 반응에 의해 상기 제1 접착막(106)은 금속 산화물을 포함하는 제2 접착막(110; 또는 금속 산화막)으로 변화된다. 구체적으로, 상기 도전막(108)의 금속 성분과 상기 제1 접착막(106)의 산소가 반응하여 상기 금속 산화물이 형성될 수 있으며, 이에 따라 상기 제2 접착막(110)은 실리콘, 실리콘 산화물 및 금속 산화물로 구성될 수 있다.
상기와 같이 제2 접착막(110)은 상기와 같은 구성 성분으로 인하여 상기 장벽막(104)보다는 크고 상기 도전막(108)보다는 작은 열 팽창률을 가질 수 있으며, 이에 따라 후속하여 열 에너지 인가를 수반하는 제조 공정들에서 상기 도전막(108)의 열 팽창에 대한 완충막으로서 기능할 수 있게 된다. 즉, 상기 제2 접착막(110)은 열 팽창에 의해 각각의 막들 사이의 계면들에서 발생되는 인장 또는 압축 응력을 완화시키는 완충 지대로서 기능하므로 상기 도전막(108)의 리프팅 현상을 충분 히 억제할 수 있다.
또한, 상기 열처리 공정을 수행하는 동안 상기 장벽막(104), 상기 제2 접착막(110) 및 상기 도전막(108) 사이의 계면들에서의 결합 구조가 더욱 치밀해질 수 있으며, 이에 따라 상기 제2 접착막(110)은 상기 제1 접착력보다 강화된 제2 접착력을 가질 수 있게 된다.
여기서, 상기 본 발명의 다른 실시예에 따라 상기 제1 접착막(106)이 상기 장벽막(104)의 표면 부위를 산화 처리함으로써 형성되는 경우, 즉 상기 제1 접착막(106)이 실리콘 산질화물(또는 실리콘 산화물과 실리콘 질화물)로 이루어지는 경우, 상기 열처리 공정을 통해 실리콘, 실리콘 산화물, 실리콘 질화물 및 금속 산화물을 포함하는 제2 접착막(110)이 형성될 수도 있다. 이 경우에도, 상기 제2 접착막(110)은 상기 장벽막(104)보다는 크고 상기 도전막(108)보다는 작은 열 팽창률을 가질 수 있으며, 열 에너지가 수반되는 후속 공정들에서 상기 도전막(108)의 열 팽창에 대한 완충 기능을 충분히 수행할 수 있다.
도 3을 참조하면, 상기 열처리 공정을 수행한 후, 상기 도전막(108) 상에 마스크 패턴(112)을 형성한다. 구체적으로, 상기 도전막(108) 상에 실리콘을 포함하는 소스 가스와 질소를 포함하는 반응 가스를 이용하는 저압 화학 기상 증착 공정을 통해 실리콘 질화막을 형성하고, 상기 실리콘 질화막을 패터닝하여 상기 마스크 패턴(108)을 형성할 수 있다. 상기 실리콘 질화막의 패터닝 공정은 상기 실리콘 질화막 상에 포토레지스트 패턴을 형성하기 위한 포토리소그래피 공정과 상기 포토레지스트 패턴을 식각 마스크로 이용하는 이방성 식각 공정을 포함할 수 있다. 상기 포토레지스트 패턴은 상기 이방성 식각 공정을 수행한 후 애싱 및 스트립 공정에 의해 제거될 수 있다.
도 4를 참조하면, 상기 마스크 패턴(112)을 식각 마스크로 이용하는 이방성 식각 공정을 수행함으로써 반도체 기판(100) 상에 게이트 전극 패턴(122), 제2 접착막 패턴(124), 장벽막 패턴(126), 게이트 절연막 패턴(128)을 포함하는 게이트 구조물(120)을 형성할 수 있다.
도 5를 참조하면, 상기 게이트 구조물(120)의 측벽들 상에 게이트 스페이서들(130)을 형성하고, 상기 게이트 구조물(120)과 인접하는 반도체 기판(100)의 표면 부위들에 소스/드레인 영역들(132)을 형성하여 전계효과 트랜지스터와 같은 반도체 장치(10)를 완성할 수 있다.
상기 게이트 스페이서들(130)은 실리콘 질화물 또는 실리콘 산화물로 이루어질 수 있으며, 게이트 스페이서들(130)의 형성을 위한 실리콘 질화막 또는 실리콘 산화막과 같은 절연막을 형성한 후, 상기 절연막에 대하여 전면 이방성 식각 공정을 수행함으로써 형성될 수 있다.
상기 소스/드레인 영역들(132)은 상기 게이트 스페이서들(130)을 형성하기 전 또는 후에 이온 주입 공정을 통해 형성될 수 있다. 그러나, 이와 다르게, 상기 게이트 스페이서들(130)을 형성하기 전과 후에 이온 주입 공정을 각각 수행함으로써 저농도 불순물 영역과 고농도 불순물 영역을 포함하도록 형성될 수도 있다.
도 6은 본 발명의 또 다른 실시예를 설명하기 위한 단면도이다.
도 6을 참조하면, 반도체 기판(200) 상에 게이트 절연막(202)을 형성한 후, 상기 게이트 절연막(202)의 표면 부위를 질화 처리하여 상기 게이트 절연막(202)의 표면 부위를 제3 접착막(203)으로 변형시킬 수 있다. 상기 게이트 절연막(202)은 실리콘 산화물을 포함할 수 있으며, 상기 제3 접착막(203)은 실리콘 산질화물, 즉 실리콘 산화물과 실리콘 질화물을 함께 포함할 수 있다. 상기 제3 접착막(203)을 획득한 후, 상기 제3 접착막(203) 상에 장벽막(204)을 형성한다.
상기 제3 접착막(203)은 암모니아 가스 또는 질소 가스와 같은 질화 가스를 이용하는 열 질화 공정에 의해 형성될 수 있으며, 또한 암모니아 플라즈마 또는 질소 플라즈마를 이용하는 플라즈마 질화 공정에 의해 형성될 수도 있다.
상기 제3 접착막(203)은 상기 게이트 절연막(202)과 상기 장벽막(204) 사이에서의 접착력을 강화시키고, 상기 게이트 절연막(202)과 상기 장벽막(204) 사이에서 발생될 수 있는 인장 또는 압축 응력을 완화시키는 완충막으로서 기능할 수 있다. 따라서, 후속하는 공정들에서 인가되는 열 에너지에 의해 발생되는 게이트 전극 패턴의 리프팅 현상을 억제할 수 있다.
예를 들면, 후속하여 게이트 구조물을 형성한 후, 소스/드레인 영역들을 형성하기 위하여 주입된 불순물들을 전기적으로 활성화시키기 위한 열처리 공정에서, 상기 게이트 구조물을 구성하는 패턴들의 리프팅 현상은 상기 장벽막(204) 상에 후속하여 형성되는 제2 접착막 및 상기 제3 접착막(203)에 의해 충분히 억제될 수 있다.
상기 장벽막(204)을 형성한 후의 공정 단계들은 도 1 내지 도 5를 참조하여 기 설명된 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법과 실질적으로 동 일하므로 이에 대한 상세한 설명은 생략한다.
상기와 같은 본 발명의 실시예들에 따르면, 반도체 장치의 게이트 구조물에서 게이트 전극 패턴의 리프팅 현상은 상기 게이트 전극 패턴과 장벽막 패턴 사이의 제2 접착막 및 게이트 절연막 패턴과 상기 장벽막 패턴 사이의 제3 접착막에 의해 충분히 억제될 수 있다.
또한, 상기 장벽막은 상기 게이트 전극의 금속 성분이 게이트 절연막으로 확산되는 것을 방지할 수 있으며, 상기 제2 접착막을 형성하기 위한 열처리 공정에서 상기 게이트 전극 형성을 위한 도전막과 상기 게이트 절연막 사이의 반응을 방지할 수 있다. 따라서, 상기 게이트 절연막이 갖는 전기적 특성의 신뢰도를 충분히 확보할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (24)
- 기판 상에 제1 산화막, 질화막 및 제2 산화막을 순차적으로 적층하는 단계;상기 제2 산화막 상에 금속을 포함하는 도전막을 형성하는 단계;상기 제2 산화막과 상기 도전막을 반응시켜 상기 제2 산화막을 금속 산화막으로 변화시키는 단계; 및상기 제1 산화막, 상기 질화막, 상기 금속 산화막 및 상기 도전막을 패터닝하여 게이트 구조물 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 제1 산화막 및 상기 제2 산화막은 각각 실리콘 산화물을 포함하며, 상기 질화막은 실리콘 질화물을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 도전막은 티타늄 또는 티타늄 질화물을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 제2 산화막과 상기 도전막 사이의 반응은 열처리에 의해 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 기판 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 장벽막을 형성하는 단계;상기 장벽막 상에 제1 접착력을 갖는 제1 접착막을 형성하는 단계;상기 제1 접착막 상에 금속을 포함하는 도전막을 형성하는 단계;상기 도전막과 상기 제1 접착막을 반응시켜 상기 제1 접착막을 상기 제1 접착력보다 강화된 제2 접착력을 갖는 제2 접착막으로 변화시키는 단계; 및상기 게이트 절연막, 상기 장벽막, 상기 제2 접착막 및 상기 도전막을 패터닝하여 게이트 구조물을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제5항에 있어서, 상기 제1 접착막은 실리콘 산화물을 포함하며, 상기 제2 접착막은 상기 제1 접착막과 상기 도전막 사이의 반응에 의해 형성된 금속 산화물을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제6항에 있어서, 상기 도전막은 티타늄 또는 티타늄 질화물을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제5항에 있어서, 상기 제2 접착막은 상기 장벽막보다는 크고 상기 도전막보다는 작은 열 팽창률을 갖는 물질로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제5항에 있어서, 상기 게이트 절연막은 실리콘 산화물을 포함하며, 상기 장 벽막은 실리콘 질화물을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제9항에 있어서, 상기 게이트 절연막의 표면 부위를 제3 접착막으로 변화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제10항에 있어서, 상기 제3 접착막은 상기 게이트 절연막의 표면 부위를 질화 처리함으로써 획득되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제9항에 있어서, 상기 제1 접착막은 상기 장벽막의 표면 부위를 산화시킴으로써 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제5항에 있어서, 상기 도전막과 상기 제1 접착막 사이의 반응은 열처리에 의해 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 기판 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 장벽막을 형성하는 단계;상기 장벽막 상에 제1 접착력을 가지며 산화물을 포함하는 제1 접착막을 형성하는 단계;상기 제1 접착막 상에 티타늄 또는 티타늄 질화물을 포함하는 도전막을 형성하는 단계;상기 제1 접착막 및 상기 도전막을 반응시켜 상기 제1 접착막을 상기 제1 접착력보다 강화된 제2 접착력을 가지며 티타늄 산화물을 포함하는 제2 접착막으로 변화시키기 위하여 상기 제1 접착막 및 상기 도전막을 열처리하는 단계; 및상기 게이트 절연막, 상기 장벽막, 상기 제2 접착막 및 상기 도전막을 패터닝하여 게이트 구조물을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제14항에 있어서, 상기 열처리 단계는 300 내지 800℃의 온도에서 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제14항에 있어서, 상기 열처리 단계는 질소 또는 암모니아 가스 분위기에서 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제14항에 있어서, 상기 게이트 절연막은 실리콘 산화물을 포함하며, 상기 장벽막은 실리콘 질화물을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제17항에 있어서, 상기 게이트 절연막의 표면 부위를 제3 접착막으로 변화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제18항에 있어서, 상기 제3 접착막은 상기 게이트 절연막의 표면 부위를 질화 처리함으로써 획득되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제17항에 있어서, 상기 제1 접착막은 상기 장벽막 상에 실리콘 산화물을 증착함으로써 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제17항에 있어서, 상기 제1 접착막은 상기 장벽막의 표면 부위를 산화시킴으로써 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제14항에 있어서, 상기 제2 접착막은 상기 장벽막보다는 크고 상기 도전막보다는 작은 열 팽창률을 갖는 물질로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제14항에 있어서, 상기 게이트 구조물의 측벽들 상에 게이트 스페이서들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제14항에 있어서, 상기 게이트 구조물과 인접하는 상기 기판의 표면 부위들 상에 소스/드레인 영역들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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