KR20040108488A - 디램 소자의 듀얼 게이트 형성방법 - Google Patents

디램 소자의 듀얼 게이트 형성방법 Download PDF

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Abstract

본 발명은 질화 게이트 산화막 형성시 셀 리프레쉬(Cell Refresh) 열화를 억제할 수 있는 디램 소자의 듀얼 게이트 형성방법에 관한 것으로, 반도체 기판상에 제1산화막과 제1폴리실리콘막을 순차로 형성하는 단계; 주변영역에 형성된 제1산화막과 제1폴리실리콘막을 제거하는 단계; 상기 주변영역에 제2산화막을 형성하는 단계; 질화처리하는 단계; 제2폴리실리콘막을 형성하는 단계; 평탄화하는 단계; 상기 제1폴리실리콘막과 제2폴리실리콘막 각각에 불순물 도핑하는 단계; 금속막과 하드마스크를 순차로 형성하는 단계; 및 셀 NMOS 게이트 전극과 주변 PMOS 게이트 전극과 주변 NMOS 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다. 이에 의하면, 셀 영역의 게이트 산화막은 질화 처리를 진행하지 않으므로 셀의 리프레쉬 열화 문제를 피할 수 있고 주변 영역의 게이트 산화막은 질화 처리가 되므로 붕소 침투에 의한 문제를 피할 수 있게 된다.

Description

디램 소자의 듀얼 게이트 형성방법{METHOD FOR MANUFACTURING OF DRAM DEVICE}
본 발명은 디램 소자의 듀얼 게이트 형성방법에 관한 것으로, 보다 상세하게는 질화 게이트 산화막 형성시 발생하는 셀 리프레쉬 열화 현상을 억제할 수 있는 디램 소자의 듀얼 게이트 형성방법에 관한 것이다.
일반적으로 CMOS(Complementary Metal Oxide Silicon) 소자와 같은 반도체 소자는 PMOS 트랜지스터와 NMOS 트랜지스터를 하나의 반도체 소자에 함께 형성하여 상보적인 동작을 하도록 한 반도체 소자이다. 따라서, 반도체 소자 전체의 효율을 높이고 동작속도를 개선할 수 있는 등의 특성을 가지고 있으므로 CMOS형 반도체 소자는 고속의 고성능 반도체 소자로 사용된다. 특히, CMOS형 반도체 소자에서 집적화를 높이고 전압특성과 속도를 높이기 위해 소자의 크기가 작아지면서 각 채널형마다 게이트를 형성하는 폴리실리콘에 채널형과 동일한 형의 불순물을 도핑시킨 듀얼 게이트(Dual Gate) 방식 CMOS형 반도체 소자가 많이 사용되고 있다.
도 1을 참조하여, 종래 반도체 소자의 듀얼 게이트 형성방법은, NMOS 게이트 폴리실리콘막(14a)에는 인(P)으로 N+ 도핑을 하고 PMOS 게이트 폴리실리콘막(14b)에는 붕소(B)로 P+ 도핑을 하였다. 이때, NMOS 트랜지스터는 P 웰(well)상에 형성하고, PMOS 트랜지스터는 N 웰(well)상에 형성한다. NMOS 및 PMOS 트랜지스터 각각은 실리콘 기판(10)상에 게이트 산화막(12)과 텅스텐 실리사이드막(16)과 하드마스크로서의 실리콘질화막(18) 및 게이트 스페이서(20)를 순차로 증착하여 형성한다.
그러나, 도 2에 도시된 바와 같이, 종래 기술에 있어서 PMOS 게이트 폴리실리콘막(14b)에 도핑된 붕소(B)가 후속 공정을 진행하는 동안 써멀 버짓(thermal budget)에 의해 게이트 산화막(12)을 통해 실리콘 기판(10)으로 확산하여 문턱 전압(threshold voltage) 특성을 변화시키는 문제점이 있었다. 여기에 더하여, 게이트 폴리실리콘막(14b) 위에 텅스텐 실리사이드막(16)과 실리콘질화막(18)을 증착할 때 발생하는 불소(F)와 수소(H)가 증착 공정 이후에도 막내에 잔존하여 붕소(B)의 확산을 가속시키는 역할을 하였다.
따라서, 듀얼 게이트 형성에 있어서는 PMOS의 붕소 침투(boron penetration)을 방지하는 것이 관건이다. 도 3을 참조하여, 종래 PMOS에서의 붕소 침투 문제를 해결하기 위하여 게이트 산화막(12') 표면에 플라즈마 질화(plasma nitridation)처리를 하여 붕소의 기판(10')으로의 확산을 막기 위한 배리어로서의 질화막(13')을 형성하였다. 그리고, 저항 감소를 위한 금속막(16')과 식각 마스크로서의 하드마스크(18') 및 게이트 스페이서(20')를 순차로 형성하였다. 이와 같은 게이트 산화막에 대한 플라즈마 질화 처리는 붕소의 실리콘 기판으로의 확산을 효과적으로 방지할 수 있는 제안이었다.
그러나, 플라즈마 질화 처리를 하였음에도 불구하고 다음과 같은 문제점이 있었다. 플라즈마 질화 처리를 통해 게이트 산화막 표면에 들어가 있는 질소(N)는 양의 고정 전하(positive fixed charge) 특성을 가지게 때문에 문턱전압(thresholdvoltage)을 네가티브 쉬프트(negative shift) 시키는 단점이 있었다. 즉, NMOS의 문턱전압은 감소하고 PMOS의 문턱전압은 상승하는 문제점이 있었다.
그러므로, 변화된 문턱전압을 보정하기 위해서는 채널 이온주입(channel implantation)량을 조절해야 한다. NMOS 경우는 채널 이온주입량을 증가시켜야 하고, PMOS 경우는 채널 이온주입량을 감소시켜야 했다. 그런데, NMOS로 이루어진 디램(DRAM) 소자의 경우 문턱전압 보정을 위해서 채널 이온주입량을 증가시키게 되면, 고전계(high field)에 의한 접합누설전류(junction leakage current)가 증가하게 되고 이로 인하여 셀(cell)의 리프레쉬(refresh) 특성이 열화되는 문제점이 있었다.
이에, 본 발명은 상기한 종래 기술상의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 PMOS의 붕소 침투를 억제하면서도 셀의 리프레쉬 열화를 방지할 수 있는 디램 소자의 듀얼 게이트 형성방법을 제공함에 있다.
도 1은 종래 기술에 따른 듀얼 게이트 형성방법을 설명하기 위한 단면도이다.
도 2는 종래 기술에 있어서 붕소 확산 현상을 설명하기 위한 단면도이다.
도 3은 종래 기술에 있어서 질화처리를 설명하기 위한 단면도이다.
도 4 내지 도 13은 본 발명의 바람직한 실시예에 따른 디램 소자의 듀얼 게이트 형성방법을 도시한 공정별 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100; 반도체 기판 106,106a; 제1산화막
108,108a; 제1폴리실리콘막 108b; N+ 제1폴리실리콘막
110,110a; 제2산화막 112,112a; 질화막
113; 질화처리된 제2산화막 114,114a; 제2폴리실리콘막
114b; N+ 제2폴리실리콘막 114b'; P+ 제2폴리실리콘막
116; 금속막 118; 하드마스크
120; 셀 NMOS 게이트 전극 패턴 122; 주변 PMOS 게이트 전극 패턴
124; 주변 NMOS 게이트 전극 패턴 126; 게이트 스페이서
130; 셀 NMOS 게이트 전극 132; 주변 PMOS 게이트 전극
134; 주변 NMOS 게이트 전극
상기 목적을 달성하기 위한 본 발명에 따른 디램 소자의 듀얼 게이트 형성방법은 셀 영역의 게이트 산화막은 질화 처리를 하지 않고, 주변 영역의 게이트 산화막을 질화 처리하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따른 디램 소자의 듀얼 게이트 형성방법은, 적어도 셀영역과 주변영역으로 구분되는 반도체 기판을 제공하는 단계; 상기 반도체 기판상에 제1산화막과 제1폴리실리콘막을 순차로 형성하는 단계; 상기 주변영역에형성된 제1산화막과 제1폴리실리콘막을 제거하는 단계; 상기 주변영역의 반도체 기판상에 제2산화막을 형성하는 단계; 상기 반도체 기판을 질화처리하는 단계; 상기 반도체 기판상에 제2폴리실리콘막을 형성하는 단계; 상기 셀영역에는 제1폴리실리콘막과 제1산화막이 잔류되고, 상기 주변영역에는 제2폴리실리콘막과 질화처리된 제2산화막이 잔류되도록 평탄화하는 단계; 상기 제1폴리실리콘막과 제2폴리실리콘막 각각에 불순물 도핑하는 단계; 상기 반도체 기판상에 금속막과 하드마스크를 순차로 형성하는 단계; 및 상기 셀영역상에는 제1폴리실리콘막을 포함하는 셀 NMOS 게이트 전극을 형성하고, 상기 주변영역상에는 제2폴리실리콘막과 질화처리된 제2산화막을 포함하는 주변 PMOS 게이트 전극과 주변 NMOS 게이트 전극을 각각 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 반도체 기판을 제공하는 단계는, 상기 셀영역의 반도체 기판에 P웰을 형성하고, 상기 주변영역의 반도체 기판에 P웰과 N웰을 각각 형성하는 것을 특징으로 한다.
상기 평탄화하는 단계는 화학기계적 연마(CMP) 또는 건식 에치백(Dry Etch Back) 공정을 이용하는 것을 특징으로 한다.
상기 제1폴리실리콘막과 제2폴리실리콘막 각각에 불순물 도핑하는 단계는, 상기 제1폴리실리콘막과 상기 주변영역의 P웰상에 형성된 제2폴리실리콘막에 5B족 원소를 도핑하는 단계; 및 상기 주변영역의 N웰상에 형성된 제2폴리실리콘막에 붕소(B) 또는 불화붕소(BF2)를 도핑하는 단계를 포함하는 것을 특징으로 한다.
상기 붕소(B) 또는 불화붕소(BF2)를 도핑하는 단계는 상기 5B족 원소를 도핑하는 단계 이전에 진행하거나, 또는 상기 5B족 원소를 도핑하는 단계는 상기 붕소(B) 또는 불화붕소(BF2)를 도핑하는 단계 이전에 진행하는 것을 특징으로 한다.
상기 셀영역상에 셀 NMOS 게이트 전극을 형성하는 단계는, 상기 하드마스크와 금속막과 제1폴리실리콘막과 제1산화막을 패터닝하여 셀 NMOS 게이트 전극 패턴을 형성하는 단계; 및 상기 NMOS 게이트 전극 패턴 양측면에 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 주변영역상에 주변 PMOS 게이트 전극과 주변 NMOS 게이트 전극을 각각 형성하는 단계는, 상기 하드마스크와 금속막과 제2폴리실리콘막과 질화처리된 제2산화막을 패터닝하여 주변 PMOS 게이트 전극 패턴과 주변 NMOS 게이트 전극 패턴을 형성하는 단계; 및 상기 주변 PMOS 게이트 전극 패턴과 주변 NMOS 게이트 전극 패턴 각각의 양측면에 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 금속막은 텅스텐실리사이드로 형성하고, 상기 하드마스크는 실리콘질화막으로 형성하는 것을 특징으로 한다.
상기 질화처리는 열공정을 이용하거나, 또는 플라즈마를 이용하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 셀 영역의 게이트 산화막은 질화 처리를 진행하지 않으므로 셀의 리프레쉬 열화 문제를 피할 수 있고 주변 영역의 게이트 산화막은 질화 처리가 되므로 붕소 침투에 의한 문제를 피할 수 있게 되어, 디램 소자의 전기적 특성이 향상된다.
이하, 본 발명의 바람직한 실시예에 따른 디램 소자의 듀얼 게이트 형성방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판"상"에 있다고 언급되어지는 경우는 그것은 다른 막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수 있다. 명세서 전체에 걸쳐서 동일한 도면부호는 동일한 구성요소를 나타낸다.
(실시예)
도 4 내지 도 13은 본 발명의 바람직한 실시예에 따른 디램 소자의 듀얼 게이트 형성방법을 도시한 공정별 단면도이다.
도 4를 참조하여, 본 발명의 바람직한 실시예에 따른 디램 소자의 듀얼 게이트 형성방법은 먼저 실리콘(Si)과 같은 반도체 원소로 구성된 반도체 기판(100)을 준비한다. 반도체 기판(100)은 그 위에 형성되는 구성요소의 작용이나 기능 등의 분류를 통해 적어도 셀영역과 주변영역으로 구분될 수 있다. 디램(DRAM) 소자에 있어서 셀영역은 실질적으로 기억 작용을 담당하는 구성요소들이 형성되는 영역이고, 주변영역은 저항 소자와 같이 셀영역에 형성되는 각종의 구성요소들의 기능을 보완하거나 도와주는 것들이 형성되는 영역이다.
제공된 반도체 기판(100)에 대하여 불순물 도핑을 하여 셀영역에는 P웰을 형성하고 주변영역에는 P웰과 N웰을 각각 형성한다. 그런다음, P웰과 N웰이 형성된 반도체 기판(100) 전면상에 열산화 공정 등을 통하여 제1산화막(106)을 형성하고, 제1산화막(106) 상에 폴리실리콘(polysilicon)을 증착하여 제1폴리실리콘막(108)을 순차로 형성한다.
한편, 반도체 기판(100) 상에 형성되는 각종의 소자들을 서로 절연시키기 위하여 STI(shallow trench isolation) 공정 등으로 소자분리막이 형성되나, 이에 대한 자세한 설명과 도시는 생략하기로 한다.
도 5를 참조하여, 포토리소그래피(photolithography)와 에칭(etching) 공정을 통하여 주변영역에 형성된 제1폴리실리콘막(108)과 제1산화막(106)을 제거하여, 셀영역에만 제1폴리실리콘막(108a)과 제1산화막(106a)이 잔류하도록 한다.
도 6을 참조하여, 주변영역에 다시 산화막을 성장시켜 제2산화막(110)을 형성한다. 제2산화막(110)은 후술 공정에 의해 형성되는 게이트 전극을 반도체 기판으로부터 절연시키는 역할을 담당하므로 절연 특성이 양호하여야 한다. 그런데, 상술한 바와 같이 주변영역에 형성된 제1폴리실리콘막(108)을 제거하기 위한 식각 공정시 제1산화막(106)은 식각 손상을 입을 수 있어 이로 인해 절연 특성이 떨어질 수 있다. 따라서, 주변영역에 형성된 제1폴리실리콘막(108)을 제거하기 위한 식각공정 단계에서 주변영역에 형성된 제1산화막(106)도 같이 제거한 다음, 다시 산화막을 성장시켜 제2산화막(110)을 형성하는 것이 바람직하다.
도 7을 참조하여, 반도체 기판(100)에 대한 질화처리(nitrization)를 한다. 그리하여, 적어도 반도체 기판(100) 상에 형성된 제2산화막(110a) 표면에 질화막(112)을 형성한다. 이때, 셀영역에 형성된 제1폴리실리콘막(108a) 상에도 질화막(112)이 형성될 것이다.
질화처리는 NH3또는 N2O 또는 NO 가스 등을 이용한 열공정을 이용할 수 있다. 예를 들어, NH3가스분위기에서 RTP(rapid thermal process)를 이용할 수 있고, 또는 1000℃ 정도의 고온의 순수한 산소분위기에서 RTO(rapid thermal oxidation) 공정으로 산화막을 형성한 후 동일 온도에서 N2O 가스로 RTN(rapid thermal nitridatiion) 공정을 수행하여 옥시나이트라이드(SiOXNY)를 형성할 수 있다. 다른 예를 들면, SiH4와 O2를 사용한 저압화학기상증착(LPCVD)으로 산화막 형성후 N20 가스하에서의 어닐링과 N2가스하에서의 어닐링으로 옥시나이트라이드를 형성할 수 있다. 또 다른 예를 들면, HTO(high temperature oxidation) 장치내에서 N2O 가스와 SiH4(또는 SiH2Cl2) 가스로 산화막 형성후 N2O 가스로 연속 산화시켜 옥시나이트라이드를 형성할 수 있다.
이외에, 플라즈마를 이용한 질화처리로써 제2산화막(110a) 상부에 질화막(112)을 형성할 수 있다.
도 8을 참조하여, 질화처리된 반도체 기판(100) 전면상에 폴리실리콘을 증착하여 제2폴리실리콘막(114)을 형성한다.
도 9를 참조하여, 셀영역에 형성된 제1폴리실리콘막(108a)이 노출되도록 제2폴리실리콘막(114)과 질화막(112)을 제거한다. 이때, 노출된 셀영역의 제1폴리실리콘막(108a)과 일부 제거된 주변영역의 제2폴리실리콘막(114a) 사이에 단차가 생기지 않도록 화학기계적 연마(CMP) 또는 건식 에치백(dry etch back) 공정을 이용하는 것이 바람직하다.
이와 같이, 평탄화 공정을 통해 셀영역에는 제1산화막(106a)과 제1폴리실리콘막(108a)이 잔류되고, 주변영역에는 제2폴리실리콘막(114a)과 질화처리되어 하부는 산화막(110a)으로 구성되고 상부는 질화막(112a)으로 구성된 제2산화막(113)이 잔류되도록 한다.
도 10을 참조하여, 셀영역의 제1폴리실리콘막(108a)과 주변영역의 P웰상에 형성된 제2폴리실리콘막(114a)에 5B족 원소, 예를 들어, 인(P)을 도핑한다. 그리하여, 셀영역의 P웰에는 N+ 제1폴리실리콘막(108b)을 형성하고 주변영역의 P웰에는 N+ 제2폴리실리콘막(114b)을 형성한다. 그런다음, 주변영역의 N웰상에 형성된 제2폴리실리콘막(114a)에 붕소(B) 또는 불화붕소(BF2)를 도핑한다. 그리하여, 주변영역의 N웰에는 P+ 제2폴리실리콘막(114b')을 형성한다.
여기서의 불순물 도핑은 상술한 것처럼 인(P)과 같은 5B족 원소를 먼저 도핑한 다음 붕소(B) 또는 불화붕소(BF2)를 도핑할 수 있고, 또는 그 역도 가능하다. 한편, 불소(F)는 붕소(B)의 확산을 증진시킨다고 알려져 있으므로, 불화붕소(BF2) 보다는 붕소(B)를 도펀트로 이용하는 것이 바람직하다.
결과적으로, 셀영역의 P웰과 주변영역의 P웰 각각에 N+ 제1폴리실리콘막(108b)과 N+ 제2폴리실리콘막(114b)을 형성하고, 주변영역의 N웰에는 P+ 제2폴리실리콘막(114b')을 형성한다.
도 11을 참조하여, 반도체 기판(100) 전면상에 금속막(116)과 하드마스크(118)를 순차로 형성한다. 금속막(116)은 폴리실리콘으로 구성된 게이트 전극의 전기저항을 낮추기 위한 것으로 텅스텐실리사이드(WSix)로 형성하는 것이 바람직하다. 한편, 도면에는 도시하지 않았지만 게이트 전극과 특정 배선간을 중간에서 연결하는 게이트 콘택 플러그를 폴리실리콘으로 형성할 경우, 모두 폴리실리콘으로 이루어진 게이트 전극과 게이트 콘택 플러그 사이에 PN 접합을 이루어 캐리어의 이동이 방해될 수 있다. 따라서, 금속막(116)은 가령 폴리실리콘으로 이루어진 게이트 콘택 플러그와 게이트 전극간의 PN 접합 형성을 방해하는 역할도 수행할 수 있다.
하드마스크(118)는 에칭 공정시 에치스톱퍼(etch stopper)로서의 역할을 하는 것이다. 즉, 하드마스크(118)는 에칭 공정시 하부의 금속막(116) 또는 폴리실리콘막(108b)(114b)(114b')이 외부로 노출되어 단락의 위험성으로부터 보호하는 것으로 예컨데 실리콘질화막(SiN)으로 형성한다.
도 12를 참조하여, 포토리소그래피와 에칭 공정으로 하드마스크(118)와 금속막(116)과 제1폴리실리콘막(108b)과 제1산화막(106a)을 패터닝하여 셀영역에는 셀 NMOS 게이트 전극 패턴(120)을 형성한다. 이와 병행하여 하드마스크(118)와 금속막(116)과 제1폴리실리콘막(108b)과 질화처리된 제2산화막(113)을 패터닝하여 주변영역의 N웰상에는 주변 PMOS 게이트 전극 패턴(122)을 형성하고 P웰상에는 NMOS 게이트 전극 패턴(124)을 각각 형성한다.
경우에 따라, 도면에는 도시하지 않았지만, 각각의 게이트 전극 패턴(120)(122)(124)을 마스크로 하는 불순물 이온주입으로 각각의 게이트 전극 패턴(120)(122)(124) 양측면 아래의 반도체 기판(100)에 저농도 접합층을 형성할 수 있다.
도 13을 참조하여, 산화막이나 질화막 등의 증착과 선택적인 에칭 공정으로 각각의 게이트 전극 패턴(120)(122)(124)의 양측면 각각에 게이트 스페이서(126)를 형성한다. 그런다음, 불순물 이온주입으로 불순물 접합층(미도시)을 형성한다.
그리하여, P웰이 형성된 셀영역에는 N+ 제1폴리실리콘막(108b)과 제1산화막(106a)을 포함하여 이루어진 셀 NMOS 게이트 전극(130)을 형성한다. 그리고, 주변영역의 N웰상에는 P+ 제2폴리실리콘막(114b')과 질화처리된 제2산화막(113)으로 이루어진 주변 PMOS 게이트 전극(132)을 형성하고, P웰상에는 N+ 제2폴리실리콘막(114b)과 질화처리된 제2산화막(113)으로 이루어진 주변 NMOS 게이트 전극(134)을 형성한다.
여기서, 주변영역에 형성되는 주변 PMOS 게이트 전극(132)의 게이트 산화막은 질화처리된 제2산화막(113), 즉 하부는 산화막(110a)이고 상부는 질화막(112a)으로 구성되어 있다. 질화막(112a)은 제2폴리실리콘막(114b') 내에 도핑되어 있는 붕소(B)의 반도체 기판(100)으로의 확산을 저지하므로 붕소 확산에 따른 문턱전압의 변화 현상이 일어나지 않게 된다. 한편, 셀영역에 형성되는 셀 NMOS 게이트 전극(130)의 게이트 산화막은 질화처리되어 있지 아니한 산화막(106a)으로 이루어져 있다. 따라서, 산화막의 질화처리에 따른 셀 리프레쉬(cell refresh) 특성 열화 현상이 나타나지 않게 된다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 셀 영역의 게이트 산화막은 질화 처리를 진행하지 않으므로 셀의 리프레쉬 열화 문제를 피할 수 있고 주변 영역의 게이트 산화막은 질화 처리가 되므로 붕소 침투에 의한 문제를 피할 수 있게 된다. 따라서, 디램 소자의 전기적 특성이 향상되는 효과가 있다.

Claims (11)

  1. 적어도 셀영역과 주변영역으로 구분되는 반도체 기판을 제공하는 단계;
    상기 반도체 기판상에 제1산화막과 제1폴리실리콘막을 순차로 형성하는 단계;
    상기 주변영역에 형성된 제1산화막과 제1폴리실리콘막을 제거하는 단계;
    상기 주변영역의 반도체 기판상에 제2산화막을 형성하는 단계;
    상기 반도체 기판을 질화처리하는 단계;
    상기 반도체 기판상에 제2폴리실리콘막을 형성하는 단계;
    상기 셀영역에는 제1폴리실리콘막과 제1산화막이 잔류되고, 상기 주변영역에는 제2폴리실리콘막과 질화처리된 제2산화막이 잔류되도록 평탄화하는 단계;
    상기 제1폴리실리콘막과 제2폴리실리콘막 각각에 불순물 도핑하는 단계;
    상기 반도체 기판상에 금속막과 하드마스크를 순차로 형성하는 단계; 및
    상기 셀영역상에는 제1폴리실리콘막을 포함하는 셀 NMOS 게이트 전극을 형성하고, 상기 주변영역상에는 제2폴리실리콘막과 질화처리된 제2산화막을 포함하는 주변 PMOS 게이트 전극과 주변 NMOS 게이트 전극을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 디램 소자의 듀얼 게이트 형성방법.
  2. 제1항에 있어서,
    상기 반도체 기판을 제공하는 단계는,
    상기 셀영역의 반도체 기판에 P웰을 형성하고, 상기 주변영역의 반도체 기판에 P웰과 N웰을 각각 형성하는 것을 특징으로 하는 디램 소자의 듀얼 게이트 형성방법.
  3. 제1항에 있어서,
    상기 평탄화하는 단계는 화학기계적 연마(CMP) 또는 건식 에치백(Dry Etch Back) 공정을 이용하는 것을 특징으로 하는 디램 소자의 듀얼 게이트 형성방법.
  4. 제1항에 있어서,
    상기 제1폴리실리콘막과 제2폴리실리콘막 각각에 불순물 도핑하는 단계는,
    상기 제1폴리실리콘막과 상기 주변영역의 P웰상에 형성된 제2폴리실리콘막에 5B족 원소를 도핑하는 단계; 및
    상기 주변영역의 N웰상에 형성된 제2폴리실리콘막에 붕소(B) 또는 불화붕소(BF2)를 도핑하는 단계를 포함하는 것을 특징으로 하는 디램 소자의 듀얼 게이트 형성방법.
  5. 제4항에 있어서,
    상기 붕소(B) 또는 불화붕소(BF2)를 도핑하는 단계는 상기 5B족 원소를 도핑하는 단계 이전에 진행하는 것을 특징으로 하는 디램 소자의 듀얼 게이트 형성방법.
  6. 제4항에 있어서,
    상기 5B족 원소를 도핑하는 단계는 상기 붕소(B) 또는 불화붕소(BF2)를 도핑하는 단계 이전에 진행하는 것을 특징으로 하는 디램 소자의 듀얼 게이트 형성방법.
  7. 제1항에 있어서,
    상기 셀영역상에 셀 NMOS 게이트 전극을 형성하는 단계는,
    상기 하드마스크와 금속막과 제1폴리실리콘막과 제1산화막을 패터닝하여 셀 NMOS 게이트 전극 패턴을 형성하는 단계; 및
    상기 NMOS 게이트 전극 패턴 양측면에 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 디램 소자의 듀얼 게이트 형성방법.
  8. 제1항에 있어서,
    상기 주변영역상에 주변 PMOS 게이트 전극과 주변 NMOS 게이트 전극을 각각 형성하는 단계는,
    상기 하드마스크와 금속막과 제2폴리실리콘막과 질화처리된 제2산화막을 패터닝하여 주변 PMOS 게이트 전극 패턴과 주변 NMOS 게이트 전극 패턴을 형성하는단계; 및
    상기 주변 PMOS 게이트 전극 패턴과 주변 NMOS 게이트 전극 패턴 각각의 양측면에 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 디램 소자의 듀얼 게이트 형성방법.
  9. 제1항에 있어서,
    상기 금속막은 텅스텐실리사이드로 형성하는 것을 특징으로 하는 디램 소자의 듀얼 게이트 형성방법.
  10. 제1항에 있어서,
    상기 하드마스크는 실리콘질화막으로 형성하는 것을 특징으로 하는 디램 소자의 듀얼 게이트 형성방법.
  11. 제1항에 있어서,
    상기 질화처리는 열공정을 이용하거나, 또는 플라즈마를 이용하는 것을 특징으로 하는 디램 소자의 듀얼 게이트 형성방법.
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