KR100716640B1 - 반도체 소자의 게이트 절연막 및 그 형성방법 - Google Patents
반도체 소자의 게이트 절연막 및 그 형성방법 Download PDFInfo
- Publication number
- KR100716640B1 KR100716640B1 KR1020050016088A KR20050016088A KR100716640B1 KR 100716640 B1 KR100716640 B1 KR 100716640B1 KR 1020050016088 A KR1020050016088 A KR 1020050016088A KR 20050016088 A KR20050016088 A KR 20050016088A KR 100716640 B1 KR100716640 B1 KR 100716640B1
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- gate insulating
- insulating film
- nitride layer
- substrate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 30
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 150000004767 nitrides Chemical class 0.000 claims abstract description 30
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 28
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 14
- 239000007789 gas Substances 0.000 claims description 12
- 238000000137 annealing Methods 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 6
- 238000005121 nitriding Methods 0.000 claims description 2
- 229910052796 boron Inorganic materials 0.000 abstract description 11
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 10
- 230000035515 penetration Effects 0.000 abstract description 7
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052731 fluorine Inorganic materials 0.000 abstract description 6
- 239000011737 fluorine Substances 0.000 abstract description 6
- 230000006866 deterioration Effects 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 239000012535 impurity Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- -1 boron Chemical class 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000005676 thermoelectric effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02538—Group 13/15 materials
- H01L21/0254—Nitrides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02551—Group 12/16 materials
- H01L21/02554—Oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Plasma & Fusion (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Formation Of Insulating Films (AREA)
Abstract
본 발명은 게이트 전극으로부터의 보론 침투와 기판과 게이트 산화막 하부 계면에 존재하는 불소에 의해 야기되는 보론 침투를 방지하면서 채널 캐리어 이동성 열화, 문턱전압 변동을 최소화할 수 있는 반도체 소자의 게이트 절연막 및 그 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 기판 상에 형성된 산화막과, 상기 기판과 상기 산화막의 사이의 계면에 형성된 제1 질화층과, 상기 산화막의 상에 형성된 제2 질화층을 포함하는 반도체 소자의 게이트 절연막을 제공한다.
반도체 소자, DRAM, 로직 소자, 플래시 메모리 소자, 게이트 절연막, 질소
Description
도 1은 종래기술에 따른 반도체 소자의 게이트 절연막 형성방법을 통해 형성된 게이트 절연막의 질소 분포도를 도시한 도면.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 소자의 게이트 절연막을 도시한 단면도.
도 3a 내지 도 3c는 도 2에 도시된 반도체 소자의 게이트 절연막의 형성방법을 도시한 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 실리콘 기판
11 : 게이트 절연막
11a, 11c : 질화층
11b : 산화막
본 발명은 반도체 소자의 게이트 절연막 및 그 형성방법에 관한 것으로, 특히 DRAM 소자 및 로직(logic) 소자용 트랜지스터의 게이트 산화막, 그리고 플래시(FLASH) 메모리 소자와 같은 메모리 소자의 메모리 셀의 터널 산화막 및 그 형성방법에 관한 것이다.
일반적으로, DRAM 소자(Dynamic Random Access Memory device) 및 로직 소자용 트랜지스터는 게이트 전극과 기판을 분리시키기 위하여 이들 사이에 형성된 게이트 산화막을 포함한다. 또한, 플래시 메모리 소자(FLASH memory device)와 같은 메모리 소자의 메모리 셀에서도 플로팅 게이트와 기판 사이에 터널 산화막이 형성된다.
최근에는, 게이트 산화막 또는 터널 산화막의 특성을 향상시키기 위한 일환으로 질소(nitrogen)가 함유된 산화질화막(oxynitride layer)을 이용하여 게이트 산화막 또는 터널 산화막을 형성하고 있다. 이하에서는, 설명의 편의를 위해 산화질화막으로 이루어진 게이트 산화막 또는 터널 산화막을 게이트 절연막이라 명명하기로 한다.
게이트 절연막은 절연막의 누설전류(leakage current)를 감소시키고, 절연막 내에 결함(defect) 발생을 감소시키며, 채널 열 전자(channel hot electron) 효과의 열화 현상을 개선시킨다. 또한, 게이트 절연막은 그 상부에 형성될 게이트 전극 이 보론과 같은 P+형 불순물 이온으로 도핑된 폴리 실리콘막으로 형성된 경우 후속 열처리 공정에 의해 보론이 게이트 전극으로부터 채널 영역으로 침투하는 것을 방지할 수 있다.
게이트 절연막은 통상적으로 N2O 또는 NO 가스를 이용하여 형성한다. 이 경우, 도 1에 도시된 바와 같이, 질소의 분포가 실리콘 기판과 절연막의 경계면에 집중 분포된다. 이러한 분포는 열 전자 열화 현상을 개선시키는 효과는 있으나, 보론이 실리콘 기판으로 침투하는 현상을 방지하는데는 한계가 있는 것으로 알려져 있다. 또한, 고농도의 질소가 실리콘 기판의 계면에 존재하게 되면 채널 캐리어 이동성 열화, 문턱전압 변동 등을 증가시켜 소자 특성을 열화시키는 것으로 알려져 있다. 한편, P+ 소오스/드레인 영역 형성용으로 주입되는 BF2 경우 불소(F)가 기판과 게이트 절연막의 하부 계면으로 이동하여 보론의 확산을 야기하는 것으로 알려져 있다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로서, 게이트 전극으로부터의 보론 침투와 기판과 게이트 절연막 하부 계면에 존재하는 불소에 의해 야기되는 보론 침투를 방지하면서 채널 캐리어 이동성 열화, 문턱전압 변동을 최소화할 수 있는 반도체 소자의 게이트 절연막 및 그 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일측면에 따르면, 기판 상에 형성된 산화막과, 상기 기판과 상기 산화막의 사이의 계면에 형성된 제1 질화층과, 상기 산화막의 상에 형성된 제2 질화층을 포함하는 반도체 소자의 게이트 절연막을 제공한다.
또한, 상기한 목적을 달성하기 위한 본 발명의 다른 측면에 따르면, 기판 상에 산화막을 형성하는 단계와, 상기 기판과 상기 산화막 사이의 계면에 제1 질화층을 형성하는 단계와, 플라즈마 질화공정을 실시하여 상기 산화막 상에 제2 질화층을 형성하는 단계를 포함하는 반도체 소자의 게이트 절연막 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
실시예
도 2는 본 발명의 바람직한 실시예에 따른 반도체 소자의 게이트 절연막을 도시한 단면도이고, 도 3a 내지 도 3c는 도 2에 도시된 게이트 절연막의 형성방법을 도시한 단면도들이다.
먼저, 도 2에 도시된 바와 같이, 본 발명의 바람직한 실시예에 따른 반도체 소자의 게이트 절연막(11)은 산화막을 경계로 최하부와 최상부에 각각 질화층을 갖는다. 예컨대, 질화층/산화막/질화층(11a/11b/11c)의 적층 구조를 갖는다. 최하층인 질화층(11a)은 실리콘 기판(10)과 산화막(11b) 사이에 형성되고, 최상층인 질화 층(11c)은 산화막(11b)과 도시되지 않은 게이트 전극용 폴리 실리콘막 사이에 형성된다.
최하층 질화막(11a)은 채널 열 전자 효과의 열화 현상을 개선시킨다. 또한, 기판(10)과 게이트 절연막(11)의 하부 계면에 위치하는 불소(F)에 의한 불소의 확산을 억제하는 역할을 한다. 최상층 질화층(11c)은 폴리 실리콘막에 도핑된 보론 이온이 게이트 절연막(11)을 통해 실리콘 기판(10)으로 침투하는 것을 방지하는 한편, 문턱전압의 변동을 최소화시킨다. 잘 알려진 바와 같이, 게이트 절연막(11) 내에 질소 분포가 실리콘 기판(10)의 계면으로부터 멀어질 수록 문턱전압 변동에 미치는 영향은 감소되는 것으로 알려져 있다.
즉, 본 발명의 바람직한 실시예에 따른 게이트 절연막(11)은 종래기술에 비해 실리콘 기판(10)의 계면에 분포하는 질소 농도가 낮다. 다시 말하면, 종래기술에서는 질소가 실리콘 기판의 계면에 집중되는데 반해, 본 발명의 바람직한 실시예에 따른 게이트 절연막(11)에서는 질화층(11a, 11c)이 최하층과 최상층으로 2중 분할됨에 따라 사실상 실리콘 기판의 계면에서의 질소 농도는 질화막(11a)의 질소 농도에 의해 결정된다.
따라서, 게이트 절연막 내의 총 질소 농도를 '100'라고 가정할 경우, 종래기술에 따른 게이트 절연막의 경우에는 실리콘 기판의 계면에 분포된 질소 농도가 거의 '100'이 되는데 반해, 본 발명의 바람직한 실시예에 따른 게이트 절연막(11)의 경우에는 2중 분할됨에 따라 '50'이 된다. 즉, 종래기술에 비해 '50' 정도 질소 농도를 감소시킬 수 있다.
이하, 도 3a 내지 도 3c를 참조하여 도 2에 도시된 게이트 절연막의 형성방법을 설명하기로 한다.
도 3a에 도시된 바와 같이, 실리콘 기판(10)에 대하여 산화공정(12)을 실시하여 실리콘 산화막(11b)을 성장시킨다. 이때, 실리콘 산화막(11b)은 열산화공정으로 실시하여 10 내지 100Å의 두께로 형성한다.
이어서, 도 3b에 도시된 바와 같이, N2O 또는 NO 가스를 이용한 열처리공정을 실시하여 실리콘 산화막(11b)과 실리콘 기판(10) 간의 계면에 질화층(11a)을 형성한다. 이때, 열처리공정은 800 내지 1100℃의 온도범위에서 어닐링(annealing) 방식으로 실시한다. 예컨대, N20 가스를 이용할 경우, 800 내지 1100℃의 온도범위에서 어닐링 처리한다. 이때, 실리콘 산화막(11b)은 3 내지 10Å의 두께 정도 증가된다. 또한, NO 가스를 이용할 경우, 800 내지 1100℃의 온도범위와, 100 내지 700Torr에서 어닐링 처리한다. 이때, 실리콘 산화막(11b)은 2 내지 10Å의 두께 정도 증가된다.
이어서, 도 3c에 도시된 바와 같이, Ar/N2 가스의 혼합가스나 N2 단일 가스를 이용한 플라즈마 질화공정을 실시하여 실리콘 산화막(11b)의 상에 질화층(11c)을 형성한다. 이때, 플라즈마 질화공정은 실리콘 기판(10)의 계면에 형성된 질화막(11a)에 영향을 미치지 않도록 비교적 저온에서 실시한다. 예컨대, 플라즈마 질화공정은 200 내지 700℃의 온도범위와, 50mTorr 내지 2Torr의 압력범위와, 500 내지 2500W의 파워(power) 내에서 실시한다. 한편, 질화막(11c)의 농도(concentration) 는 질화막(11a)의 농도보다 크도록 한다.
이어서, 도시되진 않았지만, 게이트 절연막(11) 상에 게이트 전극용 폴리 실리콘막을 형성한다. 이때, 폴리 실리콘막은 N형 불순물 이온 또는 P형 불순물 이온으로 도핑된다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 게이트 절연막의 최하부와 최상부에 각각 질화층을 형성하고, 이 질화층이 산화막을 경계로 2중으로 분할된 구조를 갖도록 게이트 절연막을 형성함으로써, 게이트 전극으로부터의 보론 침투와 기판과 게이트 절연막 하부 계면에 존재하는 불소에 의해 야기되는 보론 침투를 방지하면서 채널 캐리어 이동성 열화, 문턱전압 변동을 최소화하여 소자의 특성을 개선시킬 수 있다.
Claims (7)
- 기판 상에 형성된 산화막;상기 기판과 상기 산화막의 사이의 계면에 형성된 제1 질화층; 및상기 산화막 상에 상기 제1 질화층의 농도보다 높은 질소 농도로 형성된 제2 질화층을 포함하는 반도체 소자의 게이트 절연막.
- 삭제
- 기판 상에 산화막을 형성하는 단계;상기 기판과 상기 산화막 사이의 계면에 제1 질화층을 형성하는 단계; 및플라즈마 질화공정을 실시하여 상기 산화막 상에 상기 제1 질화층의 농도보다 높은 질소 농도를 갖는 제2 질화층을 형성하는 단계;를 포함하는 반도체 소자의 게이트 절연막 형성방법.
- 제 3 항에 있어서,상기 제1 질화층은 N2O 또는 NO 가스를 이용한 열처리공정을 실시하여 형성하는 반도체 소자의 게이트 절연막 형성방법.
- 제 4 항에 있어서,상기 N20 가스를 이용한 열처리공정은 800 내지 1100℃의 온도범위에서 어닐링 처리하여 실시하고, 상기 NO 가스를 이용한 열처리공정은 800 내지 1100℃의 온도범위와, 100 내지 700Torr에서 어닐링 처리하여 실시하는 반도체 소자의 게이트 절연막 형성방법.
- 제 3 항에 있어서,상기 플라즈마 질화공정은 Ar/N2의 혼합가스나 N2 단위 가스를 이용하여, 200 내지 700℃의 온도범위와, 50mTorr 내지 2Torr의 압력범위와, 500 내지 2500W의 파워 내에서 실시하는 반도체 소자의 게이트 절연막 형성방법.
- 삭제
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050016088A KR100716640B1 (ko) | 2005-02-25 | 2005-02-25 | 반도체 소자의 게이트 절연막 및 그 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050016088A KR100716640B1 (ko) | 2005-02-25 | 2005-02-25 | 반도체 소자의 게이트 절연막 및 그 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060094705A KR20060094705A (ko) | 2006-08-30 |
| KR100716640B1 true KR100716640B1 (ko) | 2007-05-09 |
Family
ID=37602442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050016088A KR100716640B1 (ko) | 2005-02-25 | 2005-02-25 | 반도체 소자의 게이트 절연막 및 그 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100716640B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9882018B2 (en) | 2014-08-06 | 2018-01-30 | Samsung Electronics Co., Ltd. | Semiconductor device with a tunneling layer having a varying nitrogen concentration, and method of manufacturing the same |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100897288B1 (ko) * | 2006-10-20 | 2009-05-14 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 형성방법 |
| KR100894786B1 (ko) * | 2007-05-03 | 2009-04-24 | 주식회사 하이닉스반도체 | 메모리 소자의 제조방법 |
| KR100880230B1 (ko) * | 2007-05-28 | 2009-01-28 | 주식회사 동부하이텍 | 반도체 소자 및 그의 제조 방법 |
| KR101283574B1 (ko) * | 2007-08-09 | 2013-07-08 | 삼성전자주식회사 | 질소를 함유하는 절연막 형성 방법 및 그것을 포함하는플래시 메모리 소자의 제조 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030058231A (ko) * | 2001-12-29 | 2003-07-07 | 주식회사 하이닉스반도체 | 반도체 제조 공정에서의 질소 플라즈마 소스를 이용한실리콘 질화막 증착 방법 |
| KR20040069467A (ko) * | 2003-01-29 | 2004-08-06 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
| JP2004336000A (ja) | 2003-04-30 | 2004-11-25 | Hynix Semiconductor Inc | 誘電膜の形成方法 |
-
2005
- 2005-02-25 KR KR1020050016088A patent/KR100716640B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030058231A (ko) * | 2001-12-29 | 2003-07-07 | 주식회사 하이닉스반도체 | 반도체 제조 공정에서의 질소 플라즈마 소스를 이용한실리콘 질화막 증착 방법 |
| KR20040069467A (ko) * | 2003-01-29 | 2004-08-06 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
| JP2004336000A (ja) | 2003-04-30 | 2004-11-25 | Hynix Semiconductor Inc | 誘電膜の形成方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9882018B2 (en) | 2014-08-06 | 2018-01-30 | Samsung Electronics Co., Ltd. | Semiconductor device with a tunneling layer having a varying nitrogen concentration, and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060094705A (ko) | 2006-08-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100716640B1 (ko) | 반도체 소자의 게이트 절연막 및 그 형성방법 | |
| KR100444604B1 (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| US6730583B2 (en) | Method for fabricating semiconductor device | |
| US7919373B2 (en) | Method for doping polysilicon and method for fabricating a dual poly gate using the same | |
| KR20020043182A (ko) | 반도체 장치 및 그 제조방법 | |
| KR100850138B1 (ko) | 반도체 소자의 게이트 절연막 및 그 형성방법 | |
| US20060223292A1 (en) | Method of manufacturing semiconductor device | |
| KR20040108488A (ko) | 디램 소자의 듀얼 게이트 형성방법 | |
| US7186647B2 (en) | Method for fabricating semiconductor device having landing plug contact structure | |
| KR100543209B1 (ko) | Ｓｏｎｏｓ 구조를 갖는 트랜지스터 제조 방법 | |
| US8420477B2 (en) | Method for fabricating a gate dielectric layer and for fabricating a gate structure | |
| KR101082101B1 (ko) | 듀얼 게이트의 게이트 전극 형성방법 | |
| KR100411304B1 (ko) | 동기식 디램 소자의 제조방법 | |
| KR100480917B1 (ko) | 반도체소자의 제조방법 | |
| KR100945648B1 (ko) | 반도체 소자의 트랜지스터 및 그 제조 방법 | |
| KR100598180B1 (ko) | 트랜지스터 및 그 제조 방법 | |
| KR20110070318A (ko) | 매립형 금속 리세스게이트를 갖는 반도체소자의 제조방법 | |
| KR20040045575A (ko) | 반도체 소자의 제조방법 | |
| KR20090000434A (ko) | 반도체 소자의 듀얼 게이트 형성방법 | |
| KR20100038976A (ko) | 질소가 도핑된 게이트 절연막을 포함하는 반도체 소자 및 그 제조방법 | |
| JPH0364029A (ja) | 半導体装置およびその製造方法 | |
| KR20110107065A (ko) | 반도체 소자의 패시베이션 어닐 공정 방법 | |
| KR20080030743A (ko) | 반도체 장치의 제조 방법 | |
| JP2008041825A (ja) | 半導体装置の製造方法 | |
| KR20000045914A (ko) | 반도체장치의 게이트전극 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110429 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |