KR101283574B1 - 질소를 함유하는 절연막 형성 방법 및 그것을 포함하는플래시 메모리 소자의 제조 방법 - Google Patents

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Abstract

2개의 질소 농도 피크를 가진 절연막을 형성하는 방법이 제공된다. 본 발명의 일 실시예에 의한 절연막을 형성하는 방법은, 기판 상에 절연막을 형성하고, 절연막에 제1 불순물을 열 공정을 이용하여 주입하여 하부 영역에 제1 불순물 농도 피크를 형성하고, 절연막에 제2 불순물을 열 공정을 이용하여 주입하여 상부 영역에 제2 불순물 농도 피크를 형성하는 것을 포함하고, 제1 불순물 농도 피크가 제2 불순물 농도 피크보다 높다.
플래시 메모리, 터널 절연막, 질소, 농도 피크

Description

질소를 함유하는 절연막 형성 방법 및 그것을 포함하는 플래시 메모리 소자의 제조 방법{Method of Forming an Insulating Film and Flash Memory Devices Including the Same}
본 발명은 질소를 함유하는 절연막 형성 방법 및 그것을 포함하는 플래시 메모리 소자를 제조하는 방법에 관한 것으로서, 특히 플라즈마를 사용하지 않고 또 동일한 챔버 내에서 연속 공정을 수행함으로써 적어도 2개의 질소 농도 피크를 갖는 절연막을 형성하는 방법 및 그것을 포함하는 플래시 메모리 소자를 제조하는 방법에 관한 것이다.
플래시 메모리 소자에 있어서, 그 특성이 가장 중요한 것은 터널 절연막의 특성이다. 플로팅 게이트를 가진 플래시 메모리던지 전하 트랩형 플래시 메모리던지 모두 터널 절연막으로 전하를 터널링 시켜 정보를 저장 또는 삭제하기 때문이다. 일반적으로 플래시 메모리 소자에서는 정보를 저장할 때 FN 터널링 방식을 사용한다. 이 터널링 방식은 상대적으로 높은 전압에서 전하들이 터널링하는 방법이어서 안정적인 전하들의 터널링도 중요하지만, 되도록 터널링 전압을 낮게 해야 하는 과제도 가지고 있다. 때문에 이 과제를 해결하기 위한 방법으로, 터널링 절연막 의 에너지 밴드 갭을 낮추는 방법이 연구되었다. 터널 절연막의 에너지 밴드 갭을 낮출 경우, 전하들이 터널링하는 전압을 낮출 수 있어서 터널 절연막의 스트레스 부담이 경감되기 때문이다.
터널 절연막의 에너지 밴드 갭을 낮추는 방법으로, 터널 절연막을 실리콘 산질화막(silicon oxy-nitride film)으로 형성하는 방법이 제안되었다. 특히, 터널 절연막의 하부와 상부에 질소 농도가 높은 실리콘 산질화막을 형성할 경우, 터널 절연막의 고유의 성질을 크게 떨어뜨리지 않고서도 에너지 밴드 갭을 낮추는 효과를 얻을 수 있다는 가능성을 보였기 때문에 최근 들어 집중적으로 연구되고 있다.
최근에 제안된 방법으로, 터널 절연막을 실리콘 산질화막으로 형성할 때, 실리콘 산화막을 형성한 다음 질소를 주입하는 기술들이 소개되었다. 이 기술은 반도체 기판 상에 터널 절연막을 실리콘 산화막으로 형성한 다음 플라즈마 방법 또는 열반응 방법으로 부분적으로 실리콘 산질화막을 형성하는 방법들이다. 이 방법들을 이용하여 형성된 터널 절연막들은 종래의 실리콘 산화막으로만 형성된 터널 절연막보다 FN 터널링 특성을 개선할 수 있는 가능성을 가지고 있기 때문에 크게 주목받고 있다.
그러나, 이 기술들은 단계별 공정들이 아직 독자적으로 연구, 개발되었고, 실시되기 때문에 각 공정 별로 다른 반도체 제조 장비를 필요로 함에 따라 공정들의 연속성이 부족하고, 별개의 공정들을 짜맞추어야 하기 때문에 높은 공정 원가가 문제시될 수 밖에 없다. 또한, 플라즈마 공정에 따른 표면 손상이 수반되고, 터널 절연막에 주입되는 질소의 농도를 세밀하게 컨트롤을 하지 못하기 때문에 기대만큼 좋은 특성을 얻을 수가 없다.
본 발명이 해결하고자 하는 과제는, 플라즈마 공정을 사용하지 않아 표면 손상이 없으며, 2개의 불순물 농도 피크를 가진 절연막을 형성하는 방법을 제공함에 있다.
본 발명이 해결하고자 하는 다른 과제는, 플라즈마 공정을 사용하지 않아 표면 손상이 없으며, 터널 절연막에 주입되는 질소 농도를 영역별로 세밀하게 컨트롤 할 수 있고, 동일한 반응 챔버에서 제조되어 제조 공정이 안정되고 제조 원가가 저렴한 플래시 메모리 소자를 제조하는 방법을 제공함에 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 실시예에 의한 절연막 형성 방법은, 기판 상에 절연막을 형성하고, 절연막에 제1 불순물을 주입하여 하부 영역에 제1 불순물 농도 피크를 형성하고, 절연막에 제2 불순물을 주입하여 상부 영역에 제2 불순물 농도 피크를 형성하는 것을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 실시예에 의한 절연막 형성 방법은, 밀폐된 반도체 열처리 챔버 내에 기판을 도입하는 단계, 기판 상에 산화막을 형성하는 단계, 산화막에 질소를 열 공정을 이용하여 1차적으로 주 입하여 상기 산화막의 하부 영역에 제1 질소 농도 피크를 형성하는 단계, 산화막에 질소를 열 공정을 이용하여 2차적으로 주입하여 상기 산화막의 상부 영역에 제2 질소 농도 피크를 형성하는 단계, 절연막을 어닐링하는 단계를 포함한다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 일 실시예에 의한 플래시 메모리 소자의 제조 방법은, 기판 상에 제1 절연막을 형성하고, 기판과 인접한 제1 절연막의 하부 영역에 열 공정을 이용하여 제1 불순물 농도 피크를 형성하고, 제1 절연막의 표면과 인접한 상부 영역에 열 공정을 이용하여 제2 불순물 농도 피크를 형성하고, 제1 절연막을 어닐링하고, 제1 절연막 상에 제1 전도성 물질막을 형성하고, 제1 전도성 물질막 상에 제2 절연막을 형성하고, 제2 절연막 상에 제2 전도성 물질막을 형성하고, 제1 절연막, 제1 전도성 물질막, 제2 절연막 및 제2 전도성 물질막을 패터닝하여 게이트 구조물을 형성하고, 게이트 구조물 상에 캡핑막을 형성하는 것을 포함한다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 다른 실시예에 의한 플래시 메모리 소자의 제조 방법은, 기판 상에 제1 절연막을 형성하고, 기판과 인접한 제1 절연막의 하부 영역에 열 공정을 이용하여 제1 불순물 농도 피크를 형성하고, 제1 절연막의 표면과 인접한 상부 영역에 열 공정을 이용하du 제2 불순물 농도 피크를 형성하고, 제1 절연막을 어닐링하고, 제1 절연막 상에 제2 절연막을 형성하고, 제2 절연막 상에 제3 절연막을 형성하고, 제3 절연막 상에 전도성 물질막을 형성하고, 제1 절연막, 제2 절연막, 제3 절연막 및 전도성 물질막을 패터닝하여 게이트 구조물을 형성하고, 게이트 구조물 상에 캡핑막을 형성하는 것을 포함 한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상술한 바와 같이 본 발명의 실시예들에 의한 플래시 메모리 소자를 제조하는 방법은 플라즈마 공정을 배제할 수 있기 때문에 물리적 손상이 적어 물리적, 전기적으로 안정되고, 동일한 반응 챔버에서 각 공정들이 진행될 수 있기 때문에 하나의 반도체 제조 장비만으로 모든 터널 절연막을 형성하기 위한 일련의 공정들이 연속 공정으로 수행될 수 있다.
따라서, 본 발명의 실시예들에 의한 플래시 메모리 소자들은, 신뢰성과 생산 수율이 좋고 제조 원가가 낮아진다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 본 발명의 실시예들에 의한 절연막 및 플래시 메모리 소자들을 제조하는 방법들을 첨부한 도면을 참조하여 상세히 설명한다.
먼저, 본 발명의 실시예들에 의한 2개의 불순물 농도 피크를 갖는 절연막을 형성하는 방법을 설명한다.
도 1은 본 발명의 실시예에 의한 2개의 불순물 농도 피크를 갖는 절연막을 형성하는 방법을 단계별로 설명하기 위한 플로우 차트이다.
도 1을 참조하면, 본 발명의 실시예에 의한 2개의 불순물 농도 피크를 갖는 절연막을 형성하는 방법은, 기판 상에 절연막을 형성하는 단계(S10), 절연막에 제1 불순물을 주입하여 하부 영역(low portion)에 제1 불순물 농도 피크를 형성하는 단계(S20), 절연막에 제2 불순물을 주입하여 상부 영역(upper portion)에 제2 피크를 형성하는 단계(S30)를 포함하며, 절연막을 어닐링하는 단계(S40)를 더 포함할 수 있다.
기판은 반도체 제조용 기판일 수 있으며, 실리콘 웨이퍼일 수 있다.
절연막은 산화막일 수 있으며, 기판의 표면을 부분적 또는 전체적으로 산화시켜 형성된 산화막일 수 있다. 기판이 실리콘 웨이퍼일 경우, 절연막은 실리콘 산화막일 수 있다. 그러나, 실리콘 산화막뿐만 아니라 다른 형태의 절연막도 본 발명의 기술적 사상에 포함된다. 즉, 기판의 표면을 산화시키면서도 다른 불순물을 주입함으로써, 3종류 이상의 물질이 혼재하는 산화막일 수도 있다. 또, 기판 상에 절연막을 직접적으로 형성할 수도 있다. 이러한 산화막들로는 하프늄 산화막, 알루미늄 산화막 등을 비롯하여 다양한 산화물 계열의 막들이 있다.
본 실시예에서, 절연막은 열산화 방법으로 형성될 수 있으며, 특히 라디칼 산화 방법으로 형성될 수 있다. 라디칼 산화 방법 및 절연막을 형성하는 다양한 다른 방법들은 후술된다.
제1 불순물은 본 실시예에서 질소일 수 있다. 절연막을 형성한 후, 절연막에 제1 불순물을 주입하되, 절연막의 하면에 가까운 영역에 제1 불순물의 농도가 다른 영역보다 상대적으로 높은 영역 - 제1 피크 - 가 형성될 수 있도록 한다. 제1 피크를 형성하기 위하여 제1 불순물을 주입하는 공정은 열처리 공정일 수 있다. 보다 상세하게, 제1 불순물이 열에너지로 여기(exiting)되어 절연막에 주입되어 열적으로(thermally) 확산하는 공정일 수 있다.
본 발명의 기술적 사상을 이해하기 쉽도록 간단하게 설명하면, 제1 피크를 형성하기 위한 공정은 절연막이 형성된 기판을 반응 챔버 내에 도입한 다음, 일정 온도로 열을 가하고 질소를 포함하는 가스 분위기 속에서 반응시키는 공정이다. 예를 들어, 800℃ 내지 1400℃ 정도의 반응 챔버의 내부 온도에서, NO 가스를 주입하 면서, 약 100torr 내지 760torr의 기압을 유지하는 공정을 적용할 수 있다. 제1 피크를 공정에 대한 보다 상세한 설명은 후술된다.
제2 불순물은 본 실시예에서 질소일 수 있다. 절연막에 제2 불순물을 주입하되 절연막의 상부 표면에 가까운 영역에 제2 불순물 농도가 다른 영역보다 상대적으로 높은 영역 - 제2 피크 - 가 형성될 수 있도록 한다. 제2 피크를 형성하는 공정도 열에너지를 이용한 열처리 공정이라는 점에서 제1 피크를 형성하는 공정과 유사하다. 그러나 세부적으로는 제1 피크를 형성하는 공정과 다르게 진행될 수 있다. 예를 들어, 800℃ 내지 1400℃ 정도의 반응 챔버 내부 온도에서, NH3 가스를 주입하며, 1torr 내지 200torr의 기압을 유지하는 공정을 적용할 수 있다. 제2 피크를 형성하기 위한 공정에 대한 보다 상세한 설명은 후술된다.
이로써, 두 곳에 제1 또는 제2 물질 농도 피크를 가진 절연막이 형성된다. 제1 불순물과 제2 불순물은 동일한 불순물일 수도 있고 서로 다른 불순물일 수 있다. 또 제1 및 제2 불순물은 2종류 이상의 불순물이 혼재하는 불순물 조합을 의미할 수도 있다.
이후, 실시자의 의도에 따라 선택적으로 절연막을 어닐링할 수 있다. 어닐링 공정에 대한 상세한 설명은 후술된다.
본 실시예에서, 제1 피크를 형성하기 위한 공정, 제2 피크를 형성하기 위한 공정 및 어닐링 공정은 모두 열처리 공정으로 수행될 수 있다.
제1 피크가 제2 피크보다 높은 수치일 수 있다. 즉, 제1 피크의 농도가 제2 피크보다 높을 수 있다.
본 실시예에서, 하부 영역 및 상부 영역이라는 의미는, 절연막의 두께의 절반이 되는 위치에서, 기판에 가까운 영역을 하부 영역이라 하고, 표면에 가까운 영역을 상부 영역이라 한다.
본 발명의 실시예에 의한 절연막은 상부 및 하부 영역에 이종의 불순물 농도 피크를 포함하여, 특히 플래시 메모리 소자의 터널 절연막 등에 적용될 경우, 전기적, 물리적으로 안정된 특성을 나타낸다. 더 상세한 설명은 후술된다.
도 2a 및 2b는 본 발명의 실시예들에 의한 플로팅 게이트형 플래시 메모리 소자와 전하 트랩형 플래시 메모리 소자를 제조하는 방법들을 단계별로 설명하기 위한 플로우 차트들이다.
도 2a를 참조하면, 본 발명의 일 실시예에 의한 플로팅 게이트형 플래시 메모리 소자를 제조하는 방법은, 기판 상에 제1 절연막을 형성하는 단계(S110), 제1 절연막에 제1 불순물을 주입하여 하부 영역에 제1 피크를 형성하는 단계(S120), 제1 절연막에 제2 불순물을 주입하여 상부 영역에 제2 피크를 형성하는 단계(S130), 제1 절연막을 어닐링하는 단계(S140), 제1 절연막 상에 제1 전도성 물질막을 형성하는 단계(S150), 제1 전도성 물질막 상에 제2 절연막을 형성하는 단계(S160), 제2 절연막 상에 제2 전도성 물질막을 형성하는 단계(S170), 제1 및 제2 절연막 및 제1 및 제3 전도성 물질막을 패터닝하여 게이트 구조물을 형성하는 단계(S180) 및 게이트 구조물 상에 게이트 캡핑막을 형성하는 단계(S190)들을 포함한다.
기판 상에 제1 절연막을 형성하는 단계(S110)는, 플래시 메모리 소자를 제조 하기 위한 기판, 예를 들어 실리콘 기판 상에 터널 절연막으로 사용될 절연성 막(insulating film)을 형성하는 단계이다. 본 실시예에서는 예시적으로 라디칼 열산화 방법을 이용하여 실리콘 산화막으로 제1 절연막을 형성하나 이에 한정되지 않는다. 구체적인 설명은 도면을 참조하여 후술한다.
제1 절연막에 제1 불순물을 주입하여 하부 영역에 제1 피크를 형성하는 단계(S120)에서, 제1 불순물은 질소 또는 질소를 포함하는 불순물일 수 있다. 즉, 제1 절연막에 질소를 주입하여 기판에 인접하는 제1 절연막의 하부 영역에 상대적으로 질소 농도가 높은 제1 피크가 형성되도록 하는 단계이다. 구체적인 설명은 도면을 참조하여 후술한다.
제1 절연막에 제2 불순물을 주입하여 상부 영역에 제2 피크를 형성하는 단계(S130)에서, 제2 불순물은 질소 또는 질소를 포함하는 불순물일 수 있다. 즉, 제1 절연막에 질소를 주입하여 표면에 인접하는 제1 절연막의 상부 영역에 질소 농도가 높은 제2 피크가 형성되도록 하는 단계이다. 구체적인 설명은 도면을 참조하여 후술한다.
제1 절연막을 어닐링하는 단계(S140)는 제1 절연막을 열처리하여 제1 및 제2 불순물들을 주입하면서 발생할 수 있는 결함(defect)을 치유하고, 원자 결합을 및 주입된 불순물들의 분포를 부드럽게(smoothly) 하는 공정이다. 구체적인 설명은 도면을 참조하여 후술한다.
제1 전도성 물질막을 형성하는 단계(S150)는 어닐링된 제1 절연막 상에 플로팅 게이트로 형성될 전도성 물질막, 예를 들어 다결정 실리콘 막 등을 형성하는 단 계이다. 구체적인 설명은 도면을 참조하여 후술한다.
제2 절연막을 형성하는 단계(S160)는 제1 전도성 물질막 상에 게이트간 절연막으로 형성될 절연성 막을 형성하는 단계이다. 구체적인 설명은 도면을 참조하여 후술한다.
제2 전도성 물질막을 형성하는 단계(S170)는 제2 절연막 상에 컨트롤 게이트로 형성될 전도성 물질막을 형성하는 단계이다. 구체적인 설명은 도면을 참조하여 후술한다.
게이트 구조물을 형성하는 단계(S180)는 기판 상에 제1 절연막, 제1 전도성 물질막, 제2 절연막 및 제2 전도성 물질막을 형성하고, 포토리소그래피 공정을 수행하여 플로팅 게이트형 플래시 메모리 소자의 게이트 구조물을 형성하는 단계이다. 구체적인 설명은 도면을 참조하여 후술한다.
게이트 캡핑막을 형성하는 단계(S190)는 게이트 구조물을 감싸는 제3 절연막을 형성하는 단계이다. 구체적인 설명은 도면을 참조하여 후술한다.
이후, 정션, 실리사이드, 비아 층간 절연막 등을 형성하여 본 발명의 일 실시예에 의한 플로팅 게이트형 플래시 메모리 소자를 제조한다.
도 2b는 본 발명의 일 실시예에 의한 전하 트랩형 플래시 메모리 소자를 제조하는 방법을 개략적으로 도시한 플로우 차트이다.
도 2b를 참조하면, 본 발명의 일 실시예에 의한 전하 트랩형 플래시 메모리 소자를 제조하는 방법은, 기판 상에 제1 절연막을 형성하는 단계(S210), 제1 절연막에 제1 불순물을 주입하여 하부 영역에 제1 피크를 형성하는 단계(S220), 제1 절 연막에 제2 불순물을 주입하여 상부 영역에 제2 피크를 형성하는 단계(S230), 제1 절연막을 어닐링하는 단계(S240), 제1 절연막 상에 제2 절연막을 형성하는 단계(S250), 제2 절연막 상에 제3 절연막을 형성하는 단계(S260), 제3 절연막 상에 전도성 물질막을 형성하는 단계(S270), 게이트 구조물을 형성하는 단계(S280) 및 게이트 구조물 상에 게이트 캡핑막을 형성하는 단계(S290)들을 포함한다.
기판 상에 제1 절연막을 형성하는 단계(S210)는, 플래시 메모리 소자를 제조하기 위한 기판, 예를 들어 실리콘 기판 상에 터널 절연막으로 사용될 절연성 막을 형성하는 단계이다. 본 실시예에서는 예시적으로 실리콘 산화막으로 제1 절연막을 형성하나 이에 한정되지 않는다. 구체적인 설명은 도면을 참조하여 후술한다.
제1 절연막에 제1 불순물을 주입하여 하부 영역에 제1 피크를 형성하는 단계(S220)에서, 제1 불순물은 질소 또는 질소를 포함하는 불순물일 수 있다. 즉, 제1 절연막에 질소를 주입하여, 기판에 인접하는 제1 절연막의 하부 영역에 상대적으로 질소 농도가 높은 제1 피크가 형성되도록 하는 단계이다. 구체적인 설명은 도면을 참조하여 후술한다.
제1 절연막에 제2 불순물을 주입하여 상부 영역에 제2 피크를 형성하는 단계(S230)에서, 제2 불순물은 질소 또는 질소를 포함하는 불순물일 수 있다. 즉, 제1 절연막에 제2 불순물을 주입하여 표면에 인접하는 제1 절연막의 상부 영역에 질소 농도가 높은 제2 피크가 형성되도록 하는 단계이다. 구체적인 설명은 도면을 참조하여 후술한다.
제1 절연막을 어닐링하는 단계(S240)는 제1 절연막을 열처리하여 제1 및 제2 불순물들을 주입하면서 발생할 수 있는 결함(defect)을 치유하고, 원자 결합을 및 주입된 불순물들의 분포를 부드럽게(smoothly) 하는 공정이다. 구체적인 설명은 도면을 참조하여 후술한다.
제2 절연막을 형성하는 단계(S250)는 어닐링된 제1 절연막 상에 전하 트랩막으로 형성될 절연성 막, 예를 들어 실리콘 질화막 등을 형성하는 단계이다. 구체적인 설명은 도면을 참조하여 후술한다.
제3 절연막을 형성하는 단계(S260)는 제2 절연막 상에 블로킹막으로 형성될 절연성 막을 형성하는 단계이다. 구체적인 설명은 도면을 참조하여 후술한다.
전도성 물질막을 형성하는 단계(S270)는 제2 절연막 상에 게이트 전극으로 형성될 전도성 물질막을 형성하는 단계이다. 구체적인 설명은 도면을 참조하여 후술한다.
게이트 구조물을 형성하는 단계(S280)는 기판 상에 제1 절연막, 제2 절연막, 제3 절연막 및 전도성 물질막을 포토리소그래피 공정을 수행하여 전하 트랩형 플래시 메모리 소자의 게이트 구조물을 형성하는 단계이다. 구체적인 설명은 도면을 참조하여 후술한다.
게이트 캡핑막을 형성하는 단계(S290)는 게이트 구조물을 감싸는 절연막을 형성하는 단계이다. 구체적인 설명은 도면을 참조하여 후술한다.
이후, 정션, 실리사이드, 비아 층간 절연막 등을 형성하여 본 발명의 일 실시예에 의한 전하 트랩형 플래시 메모리 소자를 제조한다.
이어서, 본 발명의 실시예들에 의한 플래시 메모리 소자들을 제조하는 방법 들을 첨부한 도면을 참조하여 설명한다.
도 3a 내지 3g는 본 발명의 일 실시예에 의한 플로팅 게이트형 플래시 메모리 소자(100)를 제조하는 방법을 설명하기 위한 공정 도면들이다. 도 2a를 참조하여 이해할 수 있다.
도 3a를 참조하면, 먼저 기판(110) 상에 제1 절연막(120a)을 형성한다. (도 2a의 S110)
기판(110)은 플래시 메모리 소자를 제조하기 위한 기판(110)으로서, 실리콘 기판, 실리콘-게르마늄기판, SOI 기판 또는 SOS 기판 등이 사용될 수 있다. 각 기판들은 당 업계에 잘 알려져 있는 기판들이므로 상세한 설명을 생략한다.
본 실시예에서, 예시적으로 제1 절연막(120a)이 실리콘 산화막으로 형성된 것으로 설명한다. 그러나, 이것은 단지 본 발명의 기술적 사상을 실험적으로 구현해보이기 위한 실시예일뿐이며, 이에 한정되는 것으로 이해되어서는 아니된다. 제1 절연막(120a)은 실리콘 산화막 외에, 하프늄 산화막(HfXOY), 알루미늄 산화막(AlXOY), 지르코늄 산화막(ZrXOY) 등을 비롯한 다양한 절연성 막으로 대체될 수 있다.
부가하여, 본 실시예에서, 예시적으로 기판(110)의 표면부를 산화시켜 제1 절연막(120a)을 형성하는 것으로 설명한다. 기판(110)의 표면을 산화시켜 제1 절연막(120a)을 형성하는 방법으로 플라즈마를 이용하는 방법, 열에너지를 이용하는 방법이 있으며, 본 실시예에서는 열에너지를 이용하는 방법으로 제1 절연막(120a)을 형성하는 것으로 설명한다.
열에너지를 이용하여 제1 절연막(120a)을 형성하는 방법에는 수증기(H2O 가스)를 이용한 습식 산화 방법, 산소(O2 가스)를 이용한 건식 산화 방법, 및 산소 라디칼(O*)을 이용한 라디칼 산화 방법 등이 있으며, 본 실시예에서는 특히 라디칼 산화 방법으로 제1 절연막(120a)을 형성한 것으로 설명한다.
습, 건식 산화 방법은 산소 원자를 기판(110) 내로 확산, 침투시켜 제1 절연막(120a)을 형성하는 방법이고, 라디칼 산화 방법은 반응성이 높은 산소 라디칼이 기판(110) 상/내에 형성되어 제1 절연막(120a)을 형성하는 방법이다.
산소 라디칼은 반응성이 좋기 때문에 다른 방법으로 형성된 절연막에 비하여 상대적으로 빠르고 조성이 균일하며 계면의 댕글링 본드(dangling bond)가 작아 안정적이다. 하지만, 본 발명의 기술적 사상이 라디칼 산화 방법에 한정되는 것으로 이해되어서는 아니된다.
다른 방법으로 제1 절연막(120a)을 형성하여도 본 발명의 기술적 사상을 적용할 수 있다. 본 실시예에서, 라디칼 산화 방법으로 제1 절연막(120a)을 형성하는 것은, 고속 열처리 공정용 장비(RTP: Rapidly Thermal Process)에서 약 800℃ 내지 1200℃의 온도로 수 torr 내지 수 십 torr의 기압 하에서 진행할 수 있다.
형성된 제1 절연막(120a)의 두께는 반도체 소자마다 디자인 룰이 다르므로 구체적인 수치를 제시하는 것은 무의미하나, 본 실시예에서는 실험적으로 약 10nm 정도로 형성한다.
제1 절연막(120a)을 형성하는 공정은 플라즈마를 사용하지 않고 수행될 수 있다.
도 3b를 참조하면, 제1 절연막(120a)의 하부 영역에 질소를 주입하여 기판(110)과 제1 절연막(120a)의 경계면에 인접하는 제1 절연막(120a)의 하부 영역(lower portion)에 질소 농도를 상승시킨다. (도 2a의 S120)
이때, 기판(110) 내부에 질소가 주입될 수도 있으나 이것은 본 발명의 기술적 사상에 거의 영향을 미치지 않는다. 기판(110)은 단결정 실리콘이므로, 질소가 주입되기 어려우며, 주입된다고 하여도 기판(110)의 결합 상태가 좋아서 질소가 차지할 수 있는 빈 공간이 매우 희박하기 때문이다. 즉, 기판(110)에 질소가 주입되는 현상은 충분히 무시될 수 있다.
제1 절연막(120a)의 하부 영역에 질소를 주입하는 공정은, 제1 절연막(120a)을 산화질소(NO) 분위기의 밀폐된 열처리 공정 장비의 챔버 내에서, 열을 가하고 상대적으로 고압을 유지하여 수행될 수 있다. 보다 상세하게, 제1 절연막(120a)의 내부에 질소를 주입하면, 질소는 기판(110)과 인접한 제1 절연막(120a)의 하부 영역으로 확산한다. 이것은, 질소 원자가 위치할 수 있는 공간 또는 결합될 수 있는 곳이 기판(110)과 인접한 제1 절연막(120a)의 하부 영역에 다수 분포하기 때문인 것으로 설명될 수 있다.
제1 절연막(120a)의 하부 영역으로 확산한 질소 원자는 댕글링 본드 및 스트레스 등으로 비정상적인 Si-O 결합 또는 Si-H 결합과 치환될 수 있다. 결론적으로, 제1 절연막(120a)은 부분적으로 실리콘 산화질화막으로 형성되거나 질소를 함유한 실리콘 산화막으로 변화되는 것이다.
본 실시예에서, 밀폐된 챔버 내의 압력을 상대적으로 고압을 유지한다는 설명의 의미는 후속되는 공정에서 사용되는 챔버 내의 기압에 비하여 상대적으로 높은 기압이라는 의미이다.
본 실시예에서, 공정 조건은 구체적으로, 약 900℃ 내지 1200℃의 챔버 내부 온도와 약 100torr 내지 760torr의 챔버 내부 기압을 의미할 수 있다. 본 실시예에서는 예시적으로 약 1000℃의 챔버 내부 온도와 200torr의 챔버 내부 기압에서 본 공정을 수행한다.
본 실시예에서, 예시적으로 하부 영역에서 부분적으로 질소의 최대 농도를 약 7.5원자%(atom%) 이상을 유지할 수 있을 정도로 질소를 주입한다. 그러나, 이것은 본 실시예에서 예시적으로 수행한 것이다. 플래시 메모리 소자의 디자인 룰, 및 공정 장비의 특성 등에 따라 다양한 농도로 주입될 수 있다.
본 공정 단계, 즉 제1 절연막(120a)의 하부 영역에 질소를 주입하는 단계는 선행 공정 ― 제1 절연막(120a)을 형성하는 공정 - 과 같은 고속 열처리 공정용 장비에서 연속 공정(in-situ)으로 수행될 수 있다. 두 공정은 그 공정 조건 상, 열에너지를 이용한 공정이며, 온도 조건을 유사하게 할 수 있다는 장점이 있기 때문에 연속 공정으로 수행될 수 있다.
제1 절연막(120a)의 하부 영역에 질소를 주입하는 공정은 플라즈마를 사용하지 않고 수행될 수 있다.
도 3c를 참조하면, 제1 절연막(120a)의 상부 영역에 질소를 주입하여 제1 절 연막(120a)의 표면에 인접하는 상부 영역의 질소 농도를 상승시킨다. (도 2a의 S130)
구체적으로, 제1 절연막(120a)의 상부 영역에 질소를 주입하는 공정은, 제1 절연막(120a)을 암모니아(NH3) 분위기의 밀폐된 열처리 공정 장비의 챔버 내에서, 열을 가하고 상대적으로 저압을 유지하여 수행될 수 있다. 보다 상세하게, 질소를 제1 절연막(120a)의 내부에 주입하면, 질소는 제1 절연막(120a)의 내부로 확산하지 않고 표면 부근에 분포된다. 이것은 질소 원자가 제1 절연막(120a)의 내부로 확산할 수 있을 정도의 공정 컨디션을 제공하지 않기 때문인 것으로 이해될 수 있다. 상세하게, 밀폐된 챔버 내의 기압을 상대적으로 저압으로 유지하는 것이다. 밀폐된 챔버 내의 기압이 상대적으로 저압이라는 의미는 선행 공정에서 적용된 챔버 내의 기압보다 낮은 기압이라는 의미이다.
제1 절연막(120a)이 플래시 메모리 소자의 터널 절연막으로 사용될 경우, 터널 절연막의 상부 영역, 즉 표면에 인접한 영역에 질소가 주입되면, 전하의 터널링 시에, 펀치 쓰루 현상을 억제하고 터널 절연막의 유전율을 증가시킨다. 또, 프로그램/이레이즈 전압이 낮아지게 되므로 FN 터널링에 대한 내구성이 증진된다. 또, 인(P)이나 수소(H) 등을 비롯한 다른 불순물의 침투를 방지할 수 있다.
본 실시예에서, 제1 절연막(120a)의 상부 영역에 질소를 주입하는 공정 조건은 구체적으로, 약 900℃ 내지 1200℃의 챔버 내부 온도와 10torr 내지 100torr의 챔버 내부 기압을 의미할 수 있으며, 예시적으로 약 1000℃의 챔버 내부 온도와 약 50torr의 챔버 내부 기압에서 본 공정을 수행한 것으로 설명한다.
본 실시예에서, 예시적으로 부분적으로 질소 원자들의 최대 농도를 약 5원자% 정도를 유지할 수 있을 정도로 질소를 주입한다. 그러나, 이것은 본 실시예에서 예시적으로 수행한 것이다. 플래시 메모리 소자의 디자인 룰, 및 공정 장비의 특성 등에 따라 다양한 농도로 주입될 수 있다.
본 공정 단계, 즉 제1 절연막(120a)의 상부 영역에 질소를 주입하는 단계도, 선행 공정들 ― 제1 절연막(120a)을 형성하는 공정 및 제1 절연막(120a)의 하부 영역에 질소를 주입하는 공정 ― 과 같은 고속 열처리 공정용 장비에서 연속 공정(in-situ)으로 수행될 수 있다. 세 공정은 그 공정 조건 상, 열에너지를 이용한 공정이며, 온도 조건을 유사하게 할 수 있다는 장점이 있기 때문에 연속 공정으로 수행될 수 있다.
제1 절연막(120a)의 상부 영역에 질소를 주입하는 공정은 플라즈마를 사용하지 않고 수행될 수 있다.
도 3d를 참조하면, 제1 절연막(120a)을 열처리한다. (도 2a의 S140)
본 공정에서, 제1 절연막(120a)은 열처리 공정 동안 안정된 질소 분포 및 원자 결합을 형성한다.
본 실시예에서, 질소 농도 프로파일이 변할 수 있다. 도면 3d는 질소 농도 프로파일이 변한 것을 예시적으로 보이기 위하여 제1 절연막(120a)에 다양한 해칭을 삽입한 것이다. 점들(dots)의 밀도가 높을 경우, 질소 농도가 높은 것으로 유추하여 이해할 수 있다.
본 공정은 밀폐된 열처리 공정 장비의 챔버 내에서 400℃ 이상 1200℃ 이하의 내부 온도에서 수행될 수 있다. 압력은 예시적으로 약 100torr를 유지할 수 있다. O2와 HCl 가스를 함유한 분위기는 다양한 조건의 공정들 ― 건/습식 산화 공정, 산소 라디칼 열공정, 산소를 함유한 플라즈마 공정 또는 O2와 HCl 가스를 함유한 분위기의 열공정 등 ― 중에서 다양하게 실시될 수 있다. 본 실시예에서는 예시적으로 산소 분위기의 라디칼 공정으로 수행된다. 그러나 이것은 예시적인 것이며 본 발명의 기술적 사상은 이에 한정되지 않는다. 본 공정을 다른 표현으로 2차 산화 공정으로 부를 수도 있다.
본 공정 단계, 즉 질소가 주입된 절연막(110c)을 열처리 하는 단계도, 선행 공정들 ― 절연막(110a)을 형성하는 공정, 기판(100)과 인접한 절연막(110a)의 하부 영역에 질소를 주입하는 공정 및 절연막(110b)의 표면에 질소를 주입하는 공정들 ― 과 같은 고속 열처리 공정용 장비에서 연속 공정으로 수행될 수 있다. 본 공정은 제1 절연막(120a)을 열처리하기 위한 공정으로서 공정 온도가 크게 차이 나지 않는다.
제1 절연막(120a)을 열처리하는 공정은 플라즈마를 사용하지 않고 수행될 수 있다.
본 공정은 산화공정으로 대체될 수 있고, 예를 들어 다양한 산화 공정들 습식 산화 공정, 건식 산화 공정, 라디칼 산화 공정, 플라즈마 산화 공정, O2+HCl 산화 공정 들 - 중 하나를 실시자의 기호에 따라 선택적으로 수행할 수 있다. 본 실시예에서는 특히 플라즈마 산화 공정을 제외한 다른 공정들을 수행할 수 있는데, 이것은 동일한 챔버 내에서 연속적으로 공정들을 수행할 수 있어서 본 발명의 목적 및 효과가 더 개선될 수 있기 때문이다. 그러나, 열처리 단계에서는 플라즈마가 가공물의 표면에 손상을 심각할 정도로 주지는 않기 때문에 충분히 도입할 수 있다.
도 3e를 참조하면, 제1 절연막(120a) 상에 제1 전도성 물질막(130a), 제2 절연막(140a) 및 제2 전도성 물질막(150a)을 형성한다. (도 2a의 S150 내지 S170)
본 실시예에서, 제1 전도성 물질막(130a)은 다결정 실리콘으로 형성될 수 있으며, 전도성을 부여하기 위한 이온 주입 공정에 대한 설명이 생략되었다. 제1 전도성 물질막(130a)은 플로팅 게이트형 플래시 메모리 소자에서 플로팅 게이트로 사용될 수 있다.
제2 절연막(140a)은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다. 제2 절연막(140a)은 플로팅 게이트형 플래시 메모리 소자에서 게이트간 절연막으로 사용될 수 있다.
또, 본 실시예를 개량하여, 제2 절연막(140a)을 다층으로 형성할 수도 있다. 제2 절연막(140a)을 다층으로 형성할 경우, 일반적으로 ONO 라고 알려져 있는 형태로 형성될 수 있다. (ONO: oxide / nitride / oxide)
제2 전도성 물질막(150a)은 다결정 실리콘으로 형성될 수 있으며, 전도성을 부여하기 위한 이온 주입 공정에 대한 설명이 생략되었다. 즉, 전도성을 갖기 위하여 이온이 주입된 다결정 실리콘으로 형성될 수 있다. 주입되는 이온은 통상적으로 주기율표 상의 5족 원소 중 인(P: phosphorous) 또는 비소(As: arsenic) 중 어느 하나 또는 둘 다 주입될 수 있다. 본 실시예에서, 제2 전도성 물질막(150a)은 플로팅 게이트형 플래시 메모리 소자에서 컨트롤 게이트로 사용될 수 있다.
또는 제2 전도성 물질막(150a)의 전도성 등을 개선하기 위하여 제2 전도성 물질막(150a)을 금속, 금속 실리사이드, 금속 화합물, 금속 합금 등을 포함하도록 할 수 있다. 예를 들어, 제2 전도성 물질막(150a)을 단일 금속으로 형성할 수도 있고, 실리콘층을 형성하고 그 위에 금속과 실리콘을 반응시킨 금속 실리사이드층을 형성할 수도 있으며, 실리콘층 상/하에 TiN, WN, TaN 과 같은 금속 화합물로 형성할 수도 있으며, 실리콘층 상/하에 둘 이상의 금속 합금으로 형성된 층을 포함하도록 할 수도 있다.
도 3f를 참조하면, 마스크 패턴(160)을 형성하고, 마스크 패턴(160)을 패터닝 마스크로 제2 전도성 물질막(150a), 제2 절연막(140a), 제1 전도성 물질막(130a), 제1 절연막(120a)을 패터닝하여 게이트 구조물(180)을 형성한다. (도 2a의 S180)
게이트 구조물(180)은 터널 절연막(120), 플로팅 게이트(130), 게이트간 절연막(140) 및 컨트롤 게이트(150)을 포함한다. 터널 절연막(120)은 제1 절연막(120a)이 패터닝되어 형성되고, 플로팅 게이트(130)는 제1 전도성 물질막(130a)이 패터닝되어 형성되며, 게이트간 절연막(140)은 제2 절연막이 패터닝되어 형성되고, 컨트롤 게이트(150)는 제2 전도성 물질막(150a)이 패터닝되어 형성된다.
본 실시예에서 마스크 패턴(160)은 포토레지스트 패턴 또는 하드 마스크 패턴일 수 있다. 마스크 패턴(160)을 하드 마스크를 형성할 경우, 마스크 패턴(160) 은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막 중에서 하나 이상의 막질을 조합하여 형성할 수 있다. 다결정 실리콘 및 실리콘 산화막 등을 패터닝하기 위한 식각 방법들은 잘 알려져 있으므로 상세한 설명을 생략한다.
도 3g를 참조하면, 마스크 패턴(160)을 제거하고 게이트 구조물들(180)을 감싸는 게이트 캡핑막(170)을 형성한다. (도 2a의 S190)
게이트 캡핑막(170)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막 중에서 하나 이상을 선택하여 형성할 수 있다. 본 실시예에서, 게이트 캡핑막(170)으로 실리콘 산화막을 형성하는 것으로 예시한다.
도면에서, 게이트 캡핑막(170)은 인접하는 게이트 구조물(180)의 사이를 완전히 메꾸며 형성될 수 있다.
이후, 도면에 도시되지 않은 기판(110) 영역에 정션, 실리사이드, 비아 및 층간 절연막 등을 형성하여 플로팅 게이트형 플래시 메모리 소자를 제조한다.
도 3a 내지 3g에 도시된 플로팅 게이트형 플래시 메모리 소자(100)의 제조 방법에서, 게이트 구조물(180)은 필수적인 구성 요소들만을 예로 하여 간략하게 설명되었다. 그러므로, 각 구성 요소들의 고유한 기능과 목적을 수행하기 위하여 다양한 변형이 실시될 수 있다. 예를 들어, 터널 절연막(120)과 게이트간 절연막(140)을 다층의 절연성 막들로 형성할 수 있고, 플로팅 게이트(130)와 컨트롤 게이트(150)를 금속 또는 금속 실리사이드를 포함하도록 다층으로 형성할 수 있으며, 또는 각 구성 요소들 사이에 다른 물질막이 삽입될 수도 있다. 그러나, 각 구성 요소들이 다양하게 변형된다고 해서, 본 발명의 기술적 사상을 근본적으로 바꾸지는 않는다.
따라서, 본 명세서에서 플로팅 게이트형 플래시 메모리 소자(100)의 기본적인 구성 요소만을 예시하여 설명하였으나, 본 발명의 기술적 사상이 이에 한정되는 것으로 해석되어서는 아니 된다. 각 구성 요소들이 다양하게 변형된 실시예들도 모두 본 발명의 기술적 사상의 범주에 포함되는 것으로 해석하여야 한다.
도 4a 내지 4c는 본 발명의 일 실시예에 의한 전하 트랩형 플래시 메모리 소자(200)를 제조하는 방법을 설명하기 위한 공정 도면들이다. 도 2b를 참조하여 이해할 수 있다.
먼저, 도 3a 내지 3d를 참조하여, 동일한 공정들을 수행한다. (도 2b의 S210 내지 S240)
다음, 4a를 참조하면, 제1 절연막(220a) 상에 제2 절연막(230a), 제3 절연막(240a) 및 전도성 물질막(250a)을 형성한다. (도 2b의 S250 내지 S270)
본 실시예에서, 제2 절연막(230a)은 실리콘 질화막으로 형성될 수 있다. 또, 제2 절연막(230a)은 전하 트랩형 플래시 메모리 소자에서, 전하 트랩막으로 사용될 수 있다. 전하 트랩막의 형성 목적과 기능은 잘 알려져 있으므로 상세한 설명을 생략한다.
제3 절연막(240a)은 실리콘 산화막, 알루미늄 산화막 또는 란타늄 등을 포함하는 기타 고유전율을 가진 절연막으로 형성될 수 있다. 또는 ONO막으로 형성될 수도 있다. 제3 절연막(240a)은 전하 트랩형 플래시 메모리 소자에서, 블로킹막으로 사용될 수 있다. 블로킹막의 형성 목적과 기능은 잘 알려져 있으므로 상세한 설명 을 생략한다. 부가하여, 제3 절연막(240a)은 두 층 이상의 다층 절연막으로 형성되는 경우가 일반적이므로, 본 실시예에서 단층으로 예시하였지만, 다층으로 형성된 경우도 본 발명의 기술적 사상에 포함되는 것으로 이해하여야 한다.
전도성 물질막(250a)은 다결정 실리콘으로 형성될 수 있으며, 전도성을 부여하기 위한 이온 주입 공정이 생략되었다. 즉, 전도성을 갖기 위하여 이온이 주입된 다결정 실리콘으로 형성될 수 있다. 주입되는 이온은 통상적으로 주기율표 상의 5족 원소 중 인(P: phosphorous) 또는 비소(As: arsenic) 중 어느 하나 또는 둘 다 주입될 수 있다. 전도성 물질막(250a)은 전하 트랩형 플래시 메모리 소자에서 게이트 전극으로 사용될 수 있다.
또는 제2 전도성 물질막(150a)의 전도성 등을 개선하기 위하여 제2 전도성 물질막(150a)을 금속, 금속 실리사이드, 금속 화합물, 금속 합금 등을 포함하도록 할 수 있다. 예를 들어, 제2 전도성 물질막(150a)을 단일 금속으로 형성할 수도 있고, 실리콘층을 형성하고 그 위에 금속과 실리콘을 반응시킨 금속 실리사이드층을 형성할 수도 있으며, 실리콘층 상/하에 TiN, WN, TaN 과 같은 금속 화합물로 형성할 수도 있으며, 실리콘층 상/하에 둘 이상의 금속 합금으로 형성된 층을 포함하도록 할 수도 있다.
도 4b를 참조하면, 마스크 패턴(260)을 형성하고, 마스크 패턴(260)을 패터닝 마스크로 전도성 물질막(250a), 제3 절연막(240a), 제2 절연막(230a) 및 제1 절연막(220a)를 패터닝하여 게이트 구조물(180)을 형성한다. (도 2b의 S280)
게이트 구조물(280)은 터널 절연막(220), 전하 트랩막(230), 블로킹막(240) 및 게이트 전극(250)을 포함한다. 터널 절연막(220)은 제1 절연막(220a)이 패터닝되어 형성되고, 전하 트랩막(230)은 제2 절연막(230a)이 패터닝되어 형성되며, 블로킹막(240)은 제3 절연막(240a)이 패터닝되어 형성되고, 게이트 전극(250)은 전도성 물질막(250a)이 패터닝되어 형성된다.
본 실시예에서도 마스크 패턴(260)은 포토레지스트 패턴 또는 하드 마스크 패턴일 수 있다.
도 4c를 참조하면, 마스크 패턴(260)을 제거하고 게이트 구조물(280)을 감싸는 게이트 캡핑막(270)을 형성한다. (도 2b의 S290)
게이트 캡핑막(270)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막 중에서 하나 이상을 선택하여 형성할 수 있다. 본 실시예에서, 게이트 캡핑막(270)으로 실리콘 산화막을 형성하는 것으로 예시한다.
도면에서, 게이트 캡핑막(270)은 게이트 구조물(280)의 사이를 완전히 메꾸며 형성될 수 있다.
이후, 도면에 도시되지 않은 기판(210) 영역에 정션, 실리사이드, 비아 및 층간 절연막 등을 형성하여 전하 트랩형 플래시 메모리 소자를 제조한다.
도 3a 내지 3d, 및 도 4a 내지 4c에 도시된 전하 트랩형 플래시 메모리 소자(200)의 제조 방법에서, 게이트 구조물(280)은 필수적인 구성 요소들만을 예로 하여 간략하게 설명되었다. 그러므로, 각 구성 요소들의 고유한 기능과 목적을 수행하기 위하여 다양한 변형이 실시될 수 있다. 예를 들어, 터널 절연막(220)을 다층의 절연성 막들로 형성할 수 있고, 게이트 전극(250)을 금속 또는 금속 실리사이 드를 포함하도록 다층으로 형성할 수 있으며, 또는 각 구성 요소들 사이에 다른 물질막이 삽입될 수도 있다. 예를 들어, TANOS라고 알려져 있는 전하 트랩형 플래시 메모리 소자의 경우, 게이트 전극(250)에 탄탈룸 질화막(TaN)이 포함될 수 있고, 블로킹막(240)에 알루미늄 산화막이 포함될 수도 있다. 그러므로, 그러나, 각 구성 요소들이 다양하게 변형된다고 해서, 본 발명의 기술적 사상을 근본적으로 바꾸지는 않는다.
따라서, 본 명세서에서 전하 트랩형 플래시 메모리 소자(200)의 기본적인 구성 요소만을 예시하여 설명하였으나, 본 발명의 기술적 사상이 이에 한정되는 것으로 해석되어서는 아니 된다. 각 구성 요소들이 다양하게 변형된 실시예들도 모두 본 발명의 기술적 사상의 범주에 포함되는 것으로 해석하여야 한다.
도 5는 본 발명의 실시예에 의한 플래시 메모리 소자의 터널 절연막의 특성을 더 상세히 설명하기 위한 터널 절연막의 질소 농도 프로파일이다. X축은 터널 절연막의 표면으로부터 기판 방향으로의 깊이로서 단위는 나노 미터(nm)이고, Y축은 터널 절연막에 포함된 질소의 농도로서 단위는 원자%이다. 예시적으로 터널 절연막의 두께는 약 10nm 이상인 것으로 설명한다.
도 5를 참조하면, 본 발명의 일 실시예에 의한 플래시 메모리 소자의 터널 절연막은 기판과 인접하는 위치에서 약 7.5원자%의 제1 피크(P1)를 나타내고, 표면과 인접하는 위치에서 약 5원자%의 제2 피크(P2)를 나타낸다. 좀 더 상세히 참조하면, 터널 절연막의 질소 농도는 표면으로부터 약 6nm 깊이에서 제1 피크(P1)를 나타내고, 약 0.5nm 깊이에서 제2 피크(P2)를 나타낸다. 도면에서 알 수 있듯이, 제2 피크(P2)보다 제1 피크(P1)가 높다. 이것은 터널 절연막에 질소를 함유 시킨 효과를 기대하기 위하여 기판과 인접하는 위치에서 질소 농도를 상대적으로 높게 형성한 것이다. 터널 절연막의 전체적인 최소 질소 농도는 약 1원자%이다.
터널 절연막에 질소를 주입할 경우, 기판과 인접하는 위치와 표면에 인접하는 위치에 각각 농도 피크가 형성되도록 하여 두 개의 농도 피크를 갖도록 형성하는 것이 효과가 좋다. 그러나, 터널 절연막 내부에 질소가 너무 많이 주입되면, 전자가 터널 절연막을 터널링하는 특성이 좋지 않게 될 수 있다. 또 플래시 메모리 소자의 정보 유지 특성이 저하될 수 있다. 실험적으로, 질소 농도의 피크 값을 5원자% 정도로 하면 개선 효과를 기대할 수 있으며, 10원자%를 넘지 않도록 조절하면 부(―)적인 효과를 우려할 만한 수준에 이르지 않는 것으로 나타났다.
본 발명의 다양한 실험에서, 질소 농도의 피크를 제1 피크 위치, 즉 기판과 인접하는 위치에 형성하기 위해서는 공정 챔버 내의 기압을 높게 해주는 것이 효과적이고, 질소를 제2 피크 위치, 즉 터널 절연막의 표면 부근에 형성하기 위해서는 공정 챔버 내의 기압을 낮게 해주는 것이 효과적인 것으로 실험 결과 나타났다. 따라서, 본 발명의 실시예들에서, 각 피크들을 정교하게 형성하기 위하여 제1 피크를 형성하기 위한 공정과 제2 피크를 형성하기 위한 공정을 각각 별개의 공정으로 수행한다.
도 6은 본 발명의 일 실시예에 의한 플래시 메모리 소자의 터널 절연막 형성 방법을 이용하여 형성된 터널 절연막의 수소 농도의 프로파일이다. X축은 터널 절연막의 표면으로부터 기판 방향으로의 깊이로서 단위는 나노 미터(nm)이고, Y축은 터널 절연막에 포함된 수소의 농도로서 단위는 원자%이다. 예시적으로 터널 절연막의 두께는 약 10nm 정도이다. A는 플라즈마를 이용하여 터널 절연막에 질소를 주입한 경우이고, B는 본 발명의 실시예에 따라 플라즈마를 이용하지 않고 열적 반응을 이용하여 터널 절연막에 질소를 주입한 경우이다.
도 6을 참조하면, 플라즈마를 이용하여 터널 절연막에 질소를 주입한 경우(A)보다 열적 반응을 이용하여 터널 절연막에 질소를 주입한 경우(B)가 기판과 인접하는 위치로 갈수록 낮은 수소 농도를 나타낸다. 기판과 터널 절연막의 계면(interface)에 수소 농도가 높을 경우, Si-H 본드는 플래시 메모리 소자의 터널 절연막으로서의 여러 가지 특성을 저하시키기 때문에 좋지 않은 것으로 알려져 있다. 본 발명의 실시예에 의하여 형성된 터널 절연막은 기판과 터널 절연막의 계면에 인접할수록 낮은 수소 농도를 보이므로, 터널 절연막의 특성이 개선된다.
또, 본 발명의 실시예에 의하여 형성된 터널 절연막은 테스트 결과, 플라즈마를 이용하여 질소를 주입한 터널 절연막보다 우수한 내구성과 낮은 상변화를 보였다. 내구성이 우수하다는 것은 터널 절연막이 파괴되지 않는다는 것이고, 상변화가 낮다는 것은 터널 절연막의 위치별 수소 함유량 또는 질소 함유량의 변동이 작다는 의미이다. 즉, 초기 특성을 잘 유지한다는 의미이고, 터널 절연막의 초기 특성이 오랫동안 유지된다는 의미이다.
도 7은 본 발명의 실시예에 의하여 형성된 터널 절연막의 에너지 밴드 다이어그램이다. 구체적으로, 전하 트랩 플래시(CTF: Charge Trap Flash) 메모리 소자의 터널 절연막의 에너지 밴드 다이어그램을 간략하게 도시한 도면이다. X방향은 전하 트랩막(CT), 터널 절연막(TI) 및 기판(Sub)이고, Y방향은 에너지 장벽 준위를 의미하며 단위는 전자볼트(eV: electron volt)이다.
도 7을 참조하면, 터널 절연막(TI)의 에너지 갭은 약 8.9eV 정도이나, 질소를 주입함으로써 기판(Sub)과 인접한 곳의 에너지 밴드 갭이 8.19eV 정도로 줄어들고 표면 ― 전하 트랩막(CT)과 인접한 곳 ― 의 에너지 밴드 갭이 약 8.45eV 정도로 줄어든 것을 알 수 있다. 물론, 전체적으로 에너지 밴드 갭이 미세하게 줄어든다.
보다 상세하게, 기판(Sub)과 인접한 곳의 전자 밴드 옵셋(electron band offset)이 약 0.25eV 정도 개선되었고, 정공 밴드 옵셋(hole band offset)이 약 0.46eV 정도 개선되었으며, 전하 트랩막(CT)과 인접한 곳의 전자 밴드 옵셋이 약 0.19eV 정도 개선되었고, 정공 밴드 옵셋이 약 0.26eV 정도 개선되었다.
에너지 밴드 갭이 줄어들었다는 것은 플래시 메모리 소자의 프로그램/이레이즈의 스피드 특성이 개선된다는 것을 의미한다. 또한, 이것은 질소를 주입하는 정도에 따라 더 다양하게 조절될 수 있다.
본 발명의 실시예들에서, 플래시 메모리 소자의 터널 절연막에 질소를 적당량 주입할 경우, 질소를 주입하지 않았을 경우에 비하여, 전하가 터널링할 때, 펀치 쓰루(punch through) 현상이 억제되고, 프로그램/이레이즈 전압이 감소되어 터널링 스트레스에 대한 터널 절연막의 내구성이 증진되고, 내부 댕글링 본드가 안정화되므로 불순물 침투도 방지된다는 것이 실험적으로 증명되었다.
또, 읽기 동작 상태에서, 안정적으로 온/오프 스위치 동작을 수행하고 누설 전류가 발생하지 않는다는 사실도 실험적으로 증명되었다.
본 발명의 실시예에 의한 플래시 메모리 소자의 터널 절연막 형성 방법은 동일한 반도체 공정 장비를 이용하여 수행될 수 있다는 것이 큰 장점이다. 즉, 플라즈마 공정 장비를 사용하지 않고 열처리 공정 장비만을 이용하여 수행될 수 있기 때문에 열처리 공정 장비 하나만을 이용하여 본 발명에 의한 플래시 메모리 소자의 터널 절연막을 형성할 수 있다. 본 발명은 열 처리 방법에 의한 공정들이고, 각 공정들의 공정 조건 중에서 온도 조건이 유사하거나, 큰 차이가 없는 상태에서 진행되기 때문에 하나의 반응 챔버 내에서 모든 공정들이 연속 공정으로 수행될 수 있는 것이다.
반도체 제조 공정 장비는 매우 고가이기 때문에 반도체의 제조 원가에서 반도체 장비의 가격이 차지하는 비중이 가장 높다. 만약, 질소를 주입하는 공정을 플라즈마를 이용하게 된다면 플라즈마 공정 장비가 필요하게 된다. 이것은 플래시 메모리 소자의 제조 원가가 크게 상승하는 요인이 된다. 따라서, 본 발명에 의하면, 하나의 반도체 공정 장비만으로 플래시 메모리 소자의 터널 절연막을 형성하므로 제조 공정 원가가 매우 낮아지는 효과를 얻는다. 또, 반도체 제조 공정에서, 여러 장비를 옮겨 다니면서 수행되는 공정은 복잡해지기 때문에 공정 변수도 많아지는 것이다. 따라서, 본 발명에 의하면 단순한 공정이 적용되는 것이므로 공정 안정성이 크게 향상된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수 적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 실시예에 의한 절연막 형성 방법을 단계별로 설명하기 위한 플로우 차트이다.
도 2a 및 2b는 본 발명의 실시예들에 의한 플로팅 게이트형 플래시 메모리 소자와 전하 트랩형 플래시 메모리 소자를 제조하는 방법들을 단계별로 설명하기 위한 플로우 차트들이다.
도 3a 내지 3g는 본 발명의 일 실시예에 의한 플로팅 게이트형 플래시 메모리 소자를 제조하는 방법을 설명하기 위한 공정 도면들이다.
도 4a 내지 4c는 본 발명의 일 실시예에 의한 전하 트랩형 플래시 메모리 소자를 제조하는 방법을 설명하기 위한 공정 도면들이다.
도 5는 본 발명의 실시예에 의한 플래시 메모리 소자의 터널 절연막의 특성을 더 상세히 설명하기 위한 터널 절연막의 질소 농도 프로파일이다.
도 6은 본 발명의 일 실시예에 의한 플래시 메모리 소자의 터널 절연막 형성 방법을 이용하여 형성된 터널 절연막의 수소 농도의 프로파일이다.
도 7은 본 발명의 실시예에 의하여 형성된 터널 절연막의 에너지 밴드 다이어그램이다.
(도면의 주요부분에 대한 부호의 설명)
100, 200: 플래시 메모리 소자
110, 210: 기판 120, 220: 터널 절연막
130: 플로팅 게이트 140: 게이트간 절연막
150: 컨트롤 게이트 160, 260: 마스크 패턴
170, 270: 게이트 캡핑막 180, 280: 게이트 구조물
230: 전하 트랩막 240: 블로킹막
250: 게이트 전극

Claims (20)

  1. 기판 상에 절연막을 형성하고,
    상기 절연막에 제1 불순물을 열 공정을 이용하여 주입하여 하부 영역에 제1 불순물 농도 피크를 형성하고,
    상기 절연막에 제2 불순물을 열 공정을 이용하여 주입하여 상부 영역에 제2 불순물 농도 피크를 형성하는 것을 포함하고, 및
    상기 제1 불순물 농도 피크가 상기 제2 불순물 농도 피크보다 높은 절연막 형성 방법.
  2. 제 1항에 있어서,
    상기 절연막은 라디칼 산화방법으로 상기 기판의 표면을 산화시켜 형성된 실리콘 산화막인 절연막 형성 방법.
  3. 제 1항에 있어서,
    상기 절연막에 제1 불순물을 주입하는 것은,
    제1 질소 농도 피크를 형성하는 공정이며,
    900℃ 이상 1200℃ 이하의 내부 온도, NO 가스 분위기 및 100torr 이상 760torr 이하의 기압을 유지하는 밀폐된 챔버 내에서 플라즈마를 이용하지 않고 진행되는 절연막 형성 방법.
  4. 제 1항에 있어서,
    상기 절연막에 제2 불순물을 주입하는 것은,
    제2 질소 농도 피크를 형성하는 공정이며,
    900℃ 이상 1200℃ 이하의 내부 온도, NH3 가스 분위기 및 1torr 이상 200torr 이하의 내부 기압을 유지하는 밀폐된 챔버 내에서 플라즈마를 이용하지 않고 진행되는 절연막 형성 방법.
  5. 제 1항에 있어서,
    상기 절연막을 어닐링하는 것은,
    400℃ 이상 1200℃ 이하의 내부 온도 및 산소를 포함하는 분위기에서 플라즈마를 이용하지 않고 진행되는 절연막 형성 방법.
  6. 제 1항에 있어서,
    상기 절연막을 형성하는 공정,
    상기 절연막에 제1 불순물을 주입하는 공정,
    상기 절연막에 제2 불순물을 주입하는 공정 및 상기 절연막을 어닐링하는 공정들은 반도체 제조 장비의 동일한 반응 챔버에서 연속 공정으로 수행되는 절연막 형성 방법.
  7. 밀폐된 반도체 열처리 챔버 내에 기판을 도입하는 단계,
    상기 기판 상에 산화막을 형성하는 단계,
    상기 산화막에 질소를 열 공정을 이용하여 1차적으로 주입하여 상기 산화막의 하부 영역에 제1 질소 농도 피크를 형성하는 단계,
    상기 산화막에 질소를 열 공정을 이용하여 2차적으로 주입하여 상기 산화막의 상부 영역에 제2 질소 농도 피크를 형성하는 단계,
    상기 산화막을 열처리하는 단계를 포함하고, 및
    상기 단계들은 동일한 챔버 내에서 진행되는 절연막 형성 방법.
  8. 제 7항에 있어서,
    상기 제1 질소 농도 피크는 상기 제2 질소 농도 피크보다 높은 절연막 형성 방법.
  9. 기판 상에 제1 절연막을 형성하고,
    상기 기판과 인접한 제1 절연막의 하부 영역에 열 공정을 이용하여 제1 불순물 농도 피크를 형성하고,
    상기 제1 절연막의 표면과 인접한 상부 영역에 열 공정을 이용하여 제2 불순물 농도 피크를 형성하고,
    상기 제1 절연막을 어닐링하고,
    상기 제1 절연막 상에 제1 전도성 물질막을 형성하고,
    상기 제1 전도성 물질막 상에 제2 절연막을 형성하고,
    상기 제2 절연막 상에 제2 전도성 물질막을 형성하고,
    상기 제1 절연막, 제1 전도성 물질막, 제2 절연막 및 제2 전도성 물질막을 패터닝하여 게이트 구조물을 형성하고, 및
    상기 게이트 구조물 상에 캡핑막을 형성하는 것을 포함하는 플래시 메모리 소자의 제조 방법.
  10. 제 9항에 있어서,
    상기 제1 절연막은 라디칼 산화방법으로 상기 기판의 표면을 산화시켜 형성된 실리콘 산화막인 플래시 메모리 소자의 제조 방법.
  11. 제 9항에 있어서,
    상기 제1 절연막의 하부 영역에 제1 불순물 농도 피크를 형성하는 것은,
    제1 질소 농도 피크를 형성하는 공정이며,
    900℃ 이상 1200℃ 이하의 내부 온도, NO 가스 분위기 및 100torr 이상 760torr 이하의 기압을 유지하는 밀폐된 챔버 내에서 플라즈마를 이용하지 않고 진행되는 플래시 메모리 소자의 제조 방법.
  12. 제 9항에 있어서
    상기 제1 절연막의 상부 영역에 제2 불순물 농도 피크를 형성하는 것은,
    제2 질소 농도 피크를 형성하는 공정이며,
    900℃ 이상 1200℃ 이하의 내부 온도, NH3 가스 분위기 및 1torr 이상 200torr 이하의 내부 기압을 유지하는 밀폐된 챔버 내에서 플라즈마를 이용하지 않고 진행되는 플래시 메모리 소자의 제조 방법.
  13. 제 9항에 있어서,
    상기 제1 절연막을 어닐링하는 것은,
    400℃ 이상 1200℃ 이하의 내부 온도 및 산소를 포함하는 분위기에서 플라즈마를 이용하지 않고 진행되는 플래시 메모리 소자의 제조 방법.
  14. 제 9항에 있어서,
    상기 제1 절연막을 형성하는 공정, 상기 제1 절연막의 하부 영역에 제1 불순물 농도 피크를 형성하는 공정, 상기 제1 절연막의 상부 영역에 제2 불순물 농도 피크를 형성하는 공정 및 상기 제1 절연막을 어닐링하는 공정들은 반도체 제조 장비의 동일한 반응 챔버에서 연속 공정으로 수행되는 플래시 메모리 소자의 제조 방법.
  15. 기판 상에 제1 절연막을 형성하고,
    상기 기판과 인접한 제1 절연막의 하부 영역에 열 공정을 이용하여 제1 불순물 농도 피크를 형성하고,
    상기 제1 절연막의 표면과 인접한 상부 영역에 열 공정을 이용하여 제2 불순물 농도 피크를 형성하고,
    상기 제1 절연막을 어닐링하고,
    상기 제1 절연막 상에 제2 절연막을 형성하고,
    상기 제2 절연막 상에 제3 절연막을 형성하고,
    상기 제3 절연막 상에 전도성 물질막을 형성하고,
    상기 제1 절연막, 제2 절연막, 제3 절연막 및 전도성 물질막을 패터닝하여 게이트 구조물을 형성하고, 및
    상기 게이트 구조물 상에 캡핑막을 형성하는 것을 포함하는 플래시 메모리 소자의 제조 방법.
  16. 제 15항에 있어서,
    상기 제1 절연막은 라디칼 산화방법으로 상기 기판의 표면을 산화시켜 형성된 실리콘 산화막인 플래시 메모리 소자의 제조 방법.
  17. 제 15항에 있어서,
    상기 제1 절연막의 하부 영역에 제1 불순물 농도 피크를 형성하는 것은,
    제1 질소 농도 피크를 형성하는 공정이며,
    900℃ 이상 1200℃ 이하의 내부 온도, NO 가스 분위기 및 100torr 이상 760torr 이하의 기압을 유지하는 밀폐된 챔버 내에서 플라즈마를 이용하지 않고 진행되는 플래시 메모리 소자의 제조 방법.
  18. 제 15항에 있어서,
    상기 제1 절연막의 상부 영역에 제2 불순물 농도 피크를 형성하는 것은,
    제2 질소 농도 피크를 형성하는 공정이며,
    900℃ 이상 1200℃ 이하의 내부 온도, NH3 가스 분위기 및 1torr 이상 200torr 이하의 내부 기압을 유지하는 밀폐된 챔버 내에서 플라즈마를 이용하지 않고 진행되는 플래시 메모리 소자의 제조 방법.
  19. 제 15항에 있어서,
    상기 제1 절연막을 어닐링하는 것은,
    400℃ 이상 1200℃ 이하의 내부 온도 및 산소를 포함하는 분위기에서 플라즈마를 이용하지 않고 진행되는 플래시 메모리 소자의 제조 방법.
  20. 제 15항에 있어서,
    상기 제1 절연막을 형성하는 공정, 상기 제1 절연막의 하부 영역에 제1 불순물 농도 피크를 형성하는 공정, 상기 제1 절연막의 상부 영역에 제2 불순물 농도 피크를 형성하는 공정 및 상기 제1 절연막을 어닐링하는 공정들은 반도체 제조 장 비의 동일한 반응 챔버에서 연속 공정으로 수행되는 플래시 메모리 소자의 제조 방법.
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