KR101206144B1 - 질화 게이트 유전체의 제조 방법 - Google Patents

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티엔 잉 루오
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프리스케일 세미컨덕터, 인크.
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Abstract

게이트 유전체(14)는 질화 단계(16) 및 어닐링 처리된다. 그 후, 추가적인 질화 단계(20) 및 어닐링이 수행된다. 2차 질화(20) 및 어닐링은 궁극적으로 형성되는 트랜지스터(60)의 게이트 누설 전류 밀도와 전류 구동간의 관계를 개선시킨다.
게이트 질화 유전체, 기판, 플라즈마 질화, 어닐링

Description

질화 게이트 유전체의 제조 방법{METHOD OF MAKING A NITRIDED GATE DIELECTRIC}
본 발명은 반도체 장치의 제조에 관한 것으로, 보다 구체적으로는, 질화 게이트 유전체를 갖는 반도체 장치 구조물의 제조에 관한 것이다.
반도체 장치 구조물이 계속 소형화됨에 따라, 게이트 유전체 또한 얇아지고 있다. 이러한 것에 있어서의 문제점이 도 1에 도시되는데, 도 1은 세미-로그 도면으로서, 유효 게이트 두께인 Tox(게이트로부터 채널을 향한 전기적 측정 결과로서의 유효 게이트 산화물 두께)가 감소함에 따라, 게이트 유전체를 통하는 누설 전류 밀도 Jg가 상당히 증가되는 것을 보여주고 있다. 게이트 두께가 보다 낮은 곳에서는, 단지 2 옹스트롬의 두께 변화로 인해 누설 전류 밀도가 10배 증가하게 된다. 게이트 유전체 두께를 감소시키는 주요 동기는 트랜지스터의 전류 구동 Ion를 향상시키기 위해서이다. 전류 구동와 게이트 두께는 일반적으로 두께 10%의 감소가 전류 구동 10%를 증가시킨다는 대응관계를 갖는다. 따라서, 두께 2 옹스트롬 감소가 약 10%인 경우에는, 구동 전류가 10%만 증가하지만 누설 전류 밀도는 10배 증가하게 된다. 따라서, 게이트 유전체 두께가 20-30 옹스트롬 범위에 들어가게 되면, 누설 전류를 적정한 레벨로 유지하면서 게이트 유전체 두께의 감소를 통해 전류 구 동을 증가시키는 방법을 찾기가 상당히 곤란하게 된다.
따라서, 게이트 전류 누설을 적정한 레벨로 유지하면서 전류 구동을 증가시키는 방법을 찾을 필요가 있다.
본 발명은 첨부 도면에 의해 제한되지 않는 실시예로서 설명되며, 이들 도면에서 유사한 참조부호는 유사한 구성요소들을 지칭한다.
도 1은 유효 게이트 두께 대 게이트 누설 전류 밀도의 그래프이다.
도 2는 본 발명의 제1 실시예에 따른 일 공정 단계에서의 장치 구조물의 단면도이다.
도 3은 도 2에 도시된 공정 단계에 후속하는 공정 단계에서의 도 2의 장치 구조물의 단면도이다.
도 4는 도 3에 도시된 공정 단계에 후속하는 공정 단계에서의 도 3의 장치 구조물의 단면도이다.
도 5는 도 4에 도시된 공정 단계에 후속하는 공정 단계에서의 도 4의 장치 구조물의 단면도이다.
도 6은 도 5에 도시된 공정 단계에 후속하는 공정 단계에서의 도 5의 장치 구조물의 단면도이다.
도 7은 도 6에 도시된 공정 단계에 후속하는 공정 단계에서의 도 6의 장치 구조물의 단면도이다.
도 8은 1회의 질화 및 어닐링과 추가적 질화 및 어닐링에 대한 전류 구동 대 게이트 누설 전류 밀도를 나타내는 그래프이다.
도 9는 본 발명의 제1 실시예에 따른 방법의 흐름도이다.
도 10은 본 발명의 제2 실시예에 따른 공정 단계에서의 장치 구조물의 단면도이다.
도 11은 도 10에 도시된 공정 단계에 후속하는 공정 단계에서의 도 10의 장치 구조물의 단면도이다.
도 12는 도 11에 도시된 공정 단계에 후속하는 공정 단계에서의 도 11의 장치 구조물의 단면도이다.
도 13은 도 12에 도시된 공정 단계에 후속하는 공정 단계에서의 도 12의 장치 구조물의 단면도이다.
당업자라면 도면의 구성요소들이 간략하고 명확하게 도시된 것으로 반드시 비율에 맞게 도시된 것은 아니라는 점을 이해할 수 있을 것이다. 예를 들어, 도면들에 있어서 일부 구성요소의 치수는 다른 구성요소에 비해 과장되어 본 발명의 실시예를 이해하는데 도움을 준다.
일 양태에서, 게이트 유전체는 질화 단계 및 어닐링 처리된다. 이후, 추가적인 질화 단계 및 어닐링이 수행된다. 2차 질화 및 어닐링을 행하게 되면 궁극적으로 형성되는 트랜지스터의 게이트 누설 전류 밀도와 구동 전류간 관계가 개선된다. 이는 도면 및 이하 설명을 참조하면 보다 잘 이해가 될 것이다.
도 2에는 반도체 기판(12) 및 이 반도체 기판(12) 상의 게이트 유전체(14)를 포함하는 장치 구조물(10)이 도시된다. 기판(12)은 바람직하게는 실리콘이지만 실리콘 게르마늄 등의 다른 반도체 재료이어도 된다. 반도체 기판(12)은 벌크 실리콘 기판으로서 도시되지만 SOI 기판이어도 된다. 본 예에서의 게이트 유전체(14)는 고온에서 성장된 실리콘 산화물로 두께가 약 12 옹스트롬이다. 본 명세서에서 두께라 함은 달리 언급되지 않는 한 물리적 두께를 말한다.
도 3에는 게이트 유전체(14)가 질소 도핑된 게이트 유전체(18)로 변화되게 하는 플라즈마 질화 단계(16) 이후의 장치 구조물(10)이 도시된다. 게이트 유전체(14)가 게이트 유전체(18)가 되도록 도핑하는 것은 바람직하게는 플라즈마에 의해 달성되지만 로(furnace) 또는 주입(implanting) 등 다른 방법이 사용되어도 된다. 로 및 주입 양자 모두에 의해 질소로 도핑하는 것의 단점은 플라즈마에 의한 것보다 게이트 유전체(18)과 기판(12) 사이의 계면에 질소가 많아지기 쉽다는 점이다. 이러한 플라즈마 질화의 일 예로는 3 내지 10 원자 퍼센트의 질소 농도를 달성하는 것이 있다.
도 4에는 산소 분위기에서 어닐링을 수행한 후의 장치 구조물(10)이 도시된다. 이는 질소가 없는 약 1 옹스트롬의 산화물 층(19)을 성장시키는 효과를 갖는다. 이 어닐링은 바람직하게는 섭씨 약 1000도에서 수행된다. 일 예의 공정에서는 산소를 약 10 토르의 압력에서 약 250 SCCM의 유량으로 분자 산소로서 공급한다. 옵션으로서, 추가적인 산화물 성장 단계가 수행되어 산화물 층(19)을 보다 두껍게 하여도 좋다. 다른 대안으로서, 산화물 성장 단계 이후 N2 또는 아르곤 등의 불활성 분위기에서 어닐링 단계가 수행되어도 된다. 불활성 분위기를 사용하는 경 우는, 산화물 층(19)이 형성되지 않는다. 산소 분위기에서의 어닐링은 산화물 성장과 다소 유사한데, 그 유사점은 양자 모두가 상당히 고온에서 수행된다는 점과 산화물의 형성이 게이트 유전체 층(18)과 기판(12) 사이의 계면에서의 산화물 성장에 의한 것이라는 점이다. 양자 모두가 수행되는 경우, 산화물 성장이 어닐링에 비하여 상당히 낮은 온도에서 수행된다는 점과 장시간 수행된다는 점에 주로 차이점이 있다. 도 4의 장치 구조물(10)과 유사한 장치 구조물을 질화 및 어닐링에 의해 형성한다는 것은 게이트 누설을 감소시키는 이점이 있지만 전류 구동을 감소시키는 대가가 있는 것을 알게 되었다. 이는 게이트 질화 유전체를 어닐링하여 기판과 플라즈마 질화물 유전체 층 사이의 계면에서 산화물 층을 형성하여, 그 계면으로부터 질소의 일부를 치환하는 것에 의해 원자적으로 보다 평탄한 계면을 형성한 결과라고 생각된다.
도 4의 장치 구조물(10)의 형성은 도 4의 장치 구조물(10)이 후속 질화 및 어닐링에 대비하여 만들어진다는 점에서 종래 기술과 차이점이 있다.
도 5에는 플라즈마 질화 단계(20)를 수행한 후의 장치 구조물(10)이 도시된다. 이는 추가적인 1 내지 3 원자 퍼센트를 추가하는 것에 의해 질소의 비율을 증가시키는 효과를 갖는다. 예를 들어, 도 3의 장치 구조물(10)에서 질소 농도가 3 원자 퍼센트였다면, 도 5의 장치 구조물(10)에서 질소 농도는 약 4 내지 6 퍼센트이다. 이러한 공정은 도 3에 도시된 질화 단계에 사용되는 공정과 동일한 것일 수 있다.
도 6에는 실질적으로 질소가 없는 산화물 층(23)을 형성하는 산소 분위기에 서의 어닐링 후의 장치 구조물(10)이 도시된다. 이러한 어닐링은 바람직하게는 섭씨 약 1100도에서 수행된다. 예시적인 공정에서, 산소가 약 10 토르의 압력에서 약 250 SCCM의 유량으로 분자 산소로서 공급된다.
도 7에는 게이트 유전체(22)를 트랜지스터의 게이트 유전체로서 사용하는 트랜지스터로서의 장치 구조물(10)이 도시된다. 이 트랜지스터는 게이트 유전체(22) 위의 게이트 전극(24), 게이트(24) 주변의 측벽 스페이서(26), 기판(12)에서 게이트(24)의 한쪽에 인접하는 소스/드레인(28) 및 기판(12)에서 게이트(24)의 다른 쪽에 인접하는 소스/드레인(30)을 포함한다.
도 8에는 전류 구동(Ion) 대 게이트 누설 전류 밀도(Jg)의 커브(32) 및 커브(34)의 그래프가 도시된다. 커브(32)는 질화 및 어닐링이 없는 경우 뿐만 아니라 단일 질화 및 어닐링의 경우이다. 커브(34)는 도 2 - 도 7에 도시된 바와 같은 추가적 질화 및 어닐링의 경우이다. 단일 질화 및 어닐링은 질화 및 어닐링이 없는 경우의 커브로부터 별로 변화하지 않지만 단지 커브(32)를 따르는 위치를 누설 전류 및 전류 구동이 덜한 방향으로 이동시킨다. 2차 질화 및 어닐링을 행하게 되면 커브(32)는 커브(34)로 시프트된다. 이는 기판(12)으로부터 떨어져서 질화의 추가적인 국부화와 산화물 층(23)과 기판(12) 사이의 계면(25)에서의 실질적으로 질소가 없는 계면으로 인한 결과라고 생각된다. 커브(34) 상의 위치(36)는 커브(32) 상의 위치(38)와 동일한 전류 구동을 갖지만 위치(38)에 비하여 낮은 전류 누설 밀도를 갖는다. 마찬가지로, 커브(34) 상의 위치(39)는 동일한 전류 구동을 유지하면서 위치(40)에 비하여 낮은 전류 누설 밀도를 갖는다.
도 8에 나타낸 이러한 개선점은 1차 질화 및 어닐링에서와 동일한 조건에서 2차 질화 및 어닐링을 행하는 것에 의해 발견되었다. 예를 들어, 이들 2개의 질화는 350와트, 20% 듀티 사이클, 10 킬로헤르즈에서 15초 동안, 10 밀리토르의 압력에서 250 SCCM 질소 유량으로 수행되고, 2개의 어닐링은 섭씨 1000도에서 0.5 토르의 압력으로 15초 동안, 250 SCCM의 산소 유량으로 수행되면, 구동 전류를 실질적으로 동일하게 유지하면서 게이트 누설 전류 밀도를 약 70% 개선하게 된다.
도 9는 도 7의 장치 구조물(10)을 형성하는 공정 단계들을 나타내는 흐름도로서 도 8에 도시된 이점을 제공한다. 단계 42에서는 게이트 유전체 층이 형성된다. 단계 44에서는 플라즈마 질화를 수행한다. 단계 46에서는 바람직하게는 산소 분위기에서 어닐링을 수행한다. 단계 48에서는 옵션으로서 추가적인 게이트 유전체를 형성한다. 이 단계는 통상 어닐링 단계가 산소 분위기에서 일어나면 행해질 필요가 없다. 단계 50은 추가적인 질화 단계로, 바람직하게는 단계 44에서와 동일한 방식으로 수행된다. 단계 52는 추가적인 어닐링 단계로, 바람직하게는 단계 46에서와 동일한 방식으로 수행된다. 이러한 흐름에서, 2개의 질화/어닐링 단계 후, 단계 54에서 트랜지스터가 형성된다. 질화/어닐링 단계는 트랜지스터를 형성하기 전에 2번을 초과하여도 된다.
도 10 - 도 13은 도 2 - 도 7에 대한 것의 다른 실시예이다.
도 10에는 반도체 기판(62), 및 이 기판(62) 상의 계면 산화물 층(64)과, 예를 들어 금속 산화물, 금속 실리케이트, 금속 알루미네이트, 금속 실리콘 옥시나이트라이드 또는 금속 란탄에이트 등일 수 있는 고 K 유전체 층으로 이루어지는 게이 트 유전체를 포함하는 장치 구조물(60)이 도시된다. 기판(62)이 바람직하게는 실리콘이지만 실리콘 게르마늄 등의 다른 반도체 재료이어도 된다. 반도체 기판(62)은 벌크 실리콘 기판으로 도시되지만 SOI 기판이어도 된다. 본 예에서의 고 K 유전체 층(66)은 원자 층 퇴적(ALD)에 의해 퇴적되는 하프늄 산화물이다. 계면 산화물 층(64)은 특히 실리콘 상에 게이트 유전체를 형성할 때 실제로 항상 존재하는 산화물 층이다.
도 11에는 고 K 유전체 층(70)이 질소 도핑된 금속 산화물 층(70)으로 변하고 계면 산화물 층(64)이 미량의 질소가 존재하는 계면 산화물 층(72)으로 변하게 되는 플라즈마 질화 단계(68) 후의 장치 구조물(60)이 도시된다. 고 K 유전체 층(66)을 고 K 유전체 층(70)이 되도록 하는 도핑은 바람직하게는 플라즈마에 의해 이루어지지만, 전술한 단점이 있는 로 또는 주입 등의 다른 방법이 사용되어도 좋다. 일례로서의 이러한 플라즈마 질화는 3 내지 10 원자 퍼센트의 질화 농도를 달성하는 것이다. 그 후, 산소 분위기에서 어닐링이 행해진다. 이 어닐링은 바람직하게는 섭시 약 1000도와 1200도 사이에서 수행된다. 예시적인 공정에서, 산소가 약 10 토르의 압력에서 약 250 SCCM의 유량으로 분자 산소로서 공급된다. 옵션으로서, 고 K 유전체 퇴적 단계가 더 수행되어 고 K 층(70)을 보다 두껍게 하여도 된다. 질화 및 어닐링에 의해 도 11의 장치 구조물(60)과 유사한 장치 구조물이 형성되는 것을 알게 되었고, 전류 구동을 감소시키는 대가로 게이트 누설을 감소시키는 이점이 있는 것을 알게 되었다. 이는 게이트 질화 유전체를 어닐링하여 기판과 플라즈마 질화물 유전체 층 사이의 계면에서 산화물 층을 형성하여, 그 계면으로부 터 질소의 일부를 치환하는 것에 의해 원자적으로 보다 평탄한 계면을 형성한 결과라고 생각된다.
도 11의 장치 구조물(60)의 형성은 도 11의 장치 구조물(60)이 후속 질화 및 어닐링에 대비하여 제조된다는 점에서 종래 기술과 다르다.
도 12에는 플라즈마 질화 단계(20) 및 산소 분위기에서의 어닐링을 수행한 후의 장치 구조물(60)이 도시된다. 이 공정은 도 11에 도시된 질화 및 어닐링 단계에 사용된 공정과 동일하여도 된다. 이는 고 K 유전체 층(70)과 계면 층(72)을 변경하여 각각 고 K 유전체 층(76) 및 계면 산화물 층(78)을 형성하는 효과가 있다. 층(76 및 78)은 게이트 유전체(80)를 구성한다.
도 13에는 게이트 유전체(80)를 트랜지스터의 게이트 유전체로서 사용하는 트랜지스터로서의 장치 구조물(60)이 도시된다. 이 트랜지스터는 게이트 유전체(80) 위의 게이트(82), 게이트(82) 주변의 측벽 스페이서(84), 기판(62)에서 게이트(82)의 한쪽에 인접하는 소스/드레인(86) 및 기판(62)에서 게이트(82)의 다른 쪽에 인접하는 소스/드레인(88)을 포함한다.
이것은 이중 질화/어닐링 공정을 설명한다. 설명되는 질화/어닐링 단계의 횟수는 2회를 초과하여도 된다. 금속 산화물의 예에서는, 단일 질화/어닐링에 비하여 다수의 질화/어닐링 단계의 이점은 질소 프로파일의 변경 및 고 K 유전체 품질의 향상이다.
지금까지 특정 실시예를 참조하여 본 발명이 설명되었다. 그러나, 당업자라면 첨부 특허청구범위에 개시되는 바와 같은 본 발명의 범위를 일탈하지 않고도 다 양한 변경 및 변화가 이루어질 수 있다는 점을 이해할 수 있을 것이다. 특정 재료가 설명되었지만 이들 재료는 다양한 것일 수 있다. 대안적으로, 하프늄 산화물이 예시적인 금속 산화물로 설명되었지만 지르코늄 산화물 등의 다른 고 K 유전체가 사용되어도 되고, 란타늄 알루미늄 옥시나이트라이드 등의 다른 금속 산화물 또한 이러한 공정의 이점을 가질 것이다. 따라서, 본 명세서 및 도면은 제한적인 의미 보다는 오히려 예시적인 것으로 고려되어야 할 것이며, 상술한 모든 변경은 본 발명의 범위에 포함되는 것으로 고려되어야 할 것이다.
이점들, 다른 장점들 및 문제점에 대한 해결책은 특정 실시예에 대하여 설명되었다. 그러나, 이러한 이점들, 다른 장점들 및 문제점에 대한 해결책과, 임의의 이점, 장점 또는 해결책을 초래하는 임의의 구성요소는 이하 특허청구범위의 핵심적인, 요구되는 또는 본질적인 특징 또는 요소로서 고려되지 말아야 할 것이다. 본 명세서에 사용된 바와 같은, "포함한다", "포함하는"이라는 용어 또는 기타 이러한 표현의 변형은 비배타적인 포함을 커버하기 위한 것으로, 일련의 구성요소들을 포함하는 공정, 방법, 물건 또는 장치가 이들 구성요소 뿐만 아니라 명시적으로 열거되지 않거나 또는 이러한 공정, 방법, 물건 또는 장치에 본질적인 다른 구성요소들을 포함하도록 하는 것이다.

Claims (20)

  1. 게이트 유전체를 형성하는 방법으로서,
    기판 위에 놓이는 유전체 층을 형성하는 단계,
    상기 유전체 층을 플라즈마 질화(plasma nitridation)에 노출시켜 플라즈마 질화 유전체 층(plasma nitrided dielectric layer)을 형성하는 제1 질화 단계,
    산소의 존재하에 상기 플라즈마 질화 유전체 층을 어닐링하여 상기 기판과 상기 플라즈마 질화 유전체 층 사이의 계면(interface)에서 산화물 층을 형성하여, 상기 계면으로부터 질소의 일부를 치환(displace)하는 것에 의해 원자적으로 보다 평탄한 계면(atomically smoother interface)을 형성하는 단계,
    상기 플라즈마 질화 유전체 층을 플라즈마 질화에 노출시켜 상기 플라즈마 질화 유전체 층에 질소를 더 부가하는 제2 질화 단계, 및
    상기 제2 질화 단계 후에, 산소의 존재하에 상기 플라즈마 질화 유전체 층을 어닐링하여, 상기 계면을 더 평탄하게 하는 것에 의해, 상기 기판과 상기 플라즈마 질화 유전체 층 사이의 상기 계면을 처리하여, 상기 계면에 실질적으로 질소가 없도록 상기 게이트 유전체를 형성하는 단계
    를 포함하고,
    상기 게이트 유전체는 상기 유전체 층의 형성 단계 후에 증착 없이 형성되는, 게이트 유전체 형성 방법.
  2. 제1항에 있어서,
    상기 유전체 층을, 실리콘 이산화물, 금속 산화물, 금속 실리케이트, 금속 알루미네이트 중 어느 하나, 또는 소정 금속의 화합물, 또는 다수의 금속들과 산화물, 실리케이트, 란타네이트 또는 알루미네이트 중 어느 하나의 화합물로서 형성하는 단계를 더 포함하는, 게이트 유전체 형성 방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 산화물 층을 형성하는 단계는,
    상기 게이트 질화 유전체를 실질적으로 500도 내지 1200도의 범위의 온도에서 어닐링함으로써 상기 기판과 상기 플라즈마 질화 유전체 층 사이의 상기 계면에 상기 산화물 층을 형성하는 단계를 더 포함하는, 게이트 유전체 형성 방법.
  5. 삭제
  6. 제1항에 있어서,
    상기 산화물 층을 형성하는 단계는,
    불활성 분위기(inert ambient)에서 실질적으로 500도 내지 1200도 범위의 온도에서 상기 게이트 질화 유전체를 어닐링하는 단계, 및
    상기 게이트 질화 유전체를 산소 분위기에 두어 상기 기판과 상기 플라즈마 질화 유전체 층 사이의 상기 계면에 상기 산화물 층을 형성하는 단계
    를 더 포함하는, 게이트 유전체 형성 방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 반도체의 내부 및 위에 트랜지스터를 형성하는 방법으로서,
    (a) 기판 위에 놓이는 게이트 유전체 층을 형성하는 단계 - 상기 기판은 상기 반도체를 포함함 - ,
    (b) 상기 게이트 유전체 층을 질소 분위기에 노출시켜 상기 게이트 유전체 층에 질소를 형성하여 질화 게이트 유전체 층을 형성하는 단계, 및
    (c) 산소의 존재하에 상기 질화 게이트 유전체 층을 어닐링하는 단계
    를 포함하고,
    상기 단계 (b)와 (c)를 소정 횟수 반복하여, 상기 질화 게이트 유전체 층과 상기 기판 사이의 계면에 실질적으로 질소가 없도록 하는 단계,
    실질적으로 질소가 없는, 상기 기판과의 계면을 갖는 상기 질화 게이트 유전체 층 위에 놓이는 게이트 전극을 형성하는 단계, 및
    상기 게이트 전극에 인접하는 제1 및 제2 전류 전극들을 형성하여 상기 반도체의 내부 및 위에 트랜지스터를 제공하는 단계
    를 포함하는, 트랜지스터 형성 방법.
  16. 삭제
  17. 삭제
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  19. 삭제
  20. 삭제
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