KR100380275B1 - 반도체 소자의 게이트 절연막 형성방법 - Google Patents

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Abstract

본 발명은 유전율이 높은 물질을 이용하여 초고집적화에 대응하는 게이트 절연막 두께를 확보하면서, 기판과의 계면 트랩 현상 및 게이트용 폴리실리콘막과의 반응을 방지할 수 있는 반도체 소자의 게이트 절연막 형성방법을 개시한다. 개시된 본 발명은 필드 산화막에 의해 액티브 영역이 정의된 반도체 기판을 제공하고, 기판 전면에 열산화막 보다 유전율이 높은 절연막으로 게이트 절연막을 형성한다. 그런 다음, 게이트 절연막을 열처리하고, 게이트 절연막 표면 상에 배리어 질화막을 형성한다. 본 실시예에서, 게이트 절연막은 Al2O3막으로 30 내지 60Å의 두께로 원자층 에피택시 공정으로 형성한다. 또한, 열처리는 N2O 개스를 이용한 급속열처리로 800 내지 900℃의 온도에서 30 내지 60초 동안 진행한다. 또한, 배리어 질화막은 게이트 절연막의 표면을 질화처리하여 AlN막 또는 AlON막으로 형성하고, 질화처리는 NH3개스를 이용한 급속열처리로 진행한다.

Description

반도체 소자의 게이트 절연막 형성방법{method of forming gate insulating layer for semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 Al2O3와 같은 높은 유전율을 갖는 물질을 이용한 초고집적 반도체 소자의 게이트 절연막 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따른 디자인룰의 감소에 의해 게이트 산화막의 두께가 얇아지고 있다. 최근에는 30Å이하의 두께로 게이트 산화막을 형성하는 기술이 연구되고 있으나, 게이트 산화막의 물리적 두께가 30 내지 40Å인 경우에는 직접터털링(direct tunneling)등에 의해 누설전류가 야기되기 때문에, 40Å 이하로 게이트 산화막 두께를 낮추는데 어려움이 있다.
즉, 상기한 직접터널링은 게이트 산화막의 물리적 두께와 밀접한 관계가 있으므로, 이러한 직접터널링을 방지하기 위하여, 최근에는 유전율이 높은 물질을 이용하여 게이트 산화막의 물리적 두께를 증가시키면서 전기적인 두께를 30 내지 40Å으로 유지하는 기술이 제시되었다.
그러나, 상기한 유전율이 높은 물질은 대부분 유기소오스(orgainc source)를 사용하여 증착되는 바, 증착후에 탄소를 함유하기 때문에, 게이트 산화막과 실리콘 기판 사이의 계면에서 계면 트랩 현상이 발생되어 누설전류를 야기시킨다. 또한, 게이트 형성을 위하여 상기한 유전율이 높은 물질로 이루어진 게이트 산화막 상에 폴리실리콘막을 증착하게 되면, 게이트 산화막 내의 산소와 실리콘이 반응하여 실리콘 산화막이 형성되어 게이트 산화막의 유효 산화막 두께가 증가된다. 또한 듀얼 게이트 (dual gate)의 p형 게이트 형성시 B 이온의 침투(penetration)문제가 야기되어 게이트 산화막의 절연특성이 저하된다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위하여 안출된 것으로서, 유전율이 높은 물질을 이용하여 초고집적화에 대응하는 게이트 절연막 두께를 확보하면서, 기판과의 계면 트랩 현상 및 게이트용 폴리실리콘막과의 반응을 방지할 수 있는 반도체 소자의 게이트 절연막 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 게이트 절연막 형성방법을 설명하기 위한 단면도.
(도면의 주요부분에 대한 부호의 설명)
11 : 반도체 기판 12 : 필드 산화막
13 : 게이트 절연막 14 : 배리어 질화막
상기와 같은 목적을 달성하기 위하여, 본 발명은, 필드 산화막에 의해 액티브 영역이 정의된 반도체 기판을 제공하고, 기판 전면에 열산화막 보다 유전율이 높은 절연막으로 게이트 절연막을 형성한다. 그런 다음, 게이트 절연막을 열처리하고, 게이트 절연막 표면 상에 배리어 질화막을 형성한다.
본 실시예에서, 상기 게이트 절연막은 Al2O3막으로, 그리고, 30 내지 60Å 정도로 증착함이 바람작하며, 그 증착은 원자층 에피택시 공정을 이용한다. 또한, 상기 열처리는 N2O 개스를 이용한 급속열처리로 800 내지 900℃의 온도에서 30 내지 60초 동안 진행한다. 게다가, 상기 배리어 질화막은 게이트 절연막의 표면을 질화처리하는 것을 통해 AlN막 또는 AlON막으로 형성함이 바람직하며, 상기 질화처리는 NH3개스를 이용한 급속열처리로 진행한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 게이트 절연막 형성방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 실리콘으로 이루어진 반도체 기판(11)에 필드 산화막(12)을 형성하여 액티브 영역을 정의하고, 액티브 영역의 표면을 HF로 시트-오프(sheet off)하여 상기 액티브 영역 상의 자연산화막(미도시)을 제거한다.
도 1b를 참조하면, 기판 전면에 원자층 에피택시(Atomic Layer Epitaxy; ALE) 공정으로 높은 유전율을 갖는 물질, 바람직하게, Al2O3막을 30 내지 60Å의 두께로 증착하여 게이트 절연막(13)을 형성한다. 여기서, 상기 Al2O3막은 열산화막 보다 2 내지 3배 정도 큰 유전상수를 갖으므로, 열산화막을 이용하는 종래의 게이트 절연막 형성방법 보다 게이트 절연막(13)의 물리적 두께를 2배 정도 두껍게 증착하는 것이 가능하다. 이때, 상기 Al2O3막은 소정의 탄소를 함유하게 된다.
이어서, Al2O3막으로 이루어진 게이트 절연막(13)을 N2O 개스를 이용하여 급속열처리(Rapid Thermal Processing; RTP)한다. 상기 RTP는 800 내지 900℃의 온도에서 30 내지 60초 동안 진행함이 바람직하다.여기서, 상기 RTP가 진행되는 동안, N2O 개스가 열분해되는 것에 의해 활성화산소가 생성되어 상기 Al2O3막에 함유된 탄소는 제거되며, 동시에, 상기 Al2O3막의 결정화(crystallization)가 이루어져서 기판(11)과 게이트 절연막(13)의 계면에서 계면 트랩 현상이 방지되고, 그래서, 누설전류 특성은 향상된다. 또한, 상기와 같이 단시간의 RTP가 수행됨에 따라, 후속 공정에서의 열적버젯(thermal budget)을 줄일 수 있다.
도 1c를 참조하면, 게이트 절연막(13) 표면을 질화처리(nitridation)하여 게이트 절연막(13) 표면 상에 AlN막 또는 AlON막과 같은 배리어 질화막(14)을 형성한다. 바람직하게, 상기 질화처리는 NH3개스를 이용한 RTP로 진행한다. 즉, 이러한 배리어 질화막(14)에 의해 이후 게이트용 폴리실리콘막의 반응을 방지될 뿐만 아니라, p형 게이트 형성에 따른 B이온의 침투가 방지되어 게이트 절연막(13)의 절연특성이 향상된다.
상기한 본 발명에 의하면, 열산화막보다 유전상수가 큰 Al2O3막을 이용하여 게이트 절연막을 형성하기 때문에, 열산화막을 이용하는 종래의 게이트 절연막 형성방법 보다 게이트 절연막의 물리적 두께를 2배정도 증가시킬 수 있으며, Al2O3막의 증착후 N2O 개스를 이용하여 RTP를 진행하여 Al2O3막에 함유된 탄소를 제거함으로써, 기판과 게이트 절연막의 계면 트랩 현상을 방지할 수 있고, 그래서, 누설전류특성을 향상시킬 수 있다.또한, 게이트 절연막 상부에 배리어 질화막을 형성함으로써, 게이트용 폴리실리콘막과의 반응이 방지할 수 있을 뿐만 아니라, p형 게이트 형성에 따른 B이온의 침투를 방지할 수 있는 바, 절연 특성을 향상시킬 수 있다.
한편, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (8)

  1. 필드 산화막에 의해 액티브 영역이 정의된 반도체 기판을 제공하는 단계;
    상기 기판 전면에 열산화막 보다 유전율이 높은 절연막으로 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막을 열처리하는 단계; 및
    상기 열처리된 게이트 절연막 표면 상에 배리어 질화막을 형성하는 단계를 포함하며,
    상기 게이트 절연막은 Al2O3막으로 형성하고, 상기 배리어 질화막은 AlN막 또는 AlON막으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 절연막 형성방법.
  2. 삭제
  3. 제 1 항에 있어서, 상기 Al2O3막은 30 내지 60Å의 두께로 원자층 에피택시 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 절연막 형성방법.
  4. (정정) 제 1 항에 있어서, 상기 열처리는 N2O 개스를 이용한 급속열처리로 진행하는 것을 특징으로 하는 반도체 소자의 게이트 절연막 형성방법.
  5. 제 4 항에 있어서, 상기 급속열처리는 800 내지 900℃의 온도에서 30 내지 60초 동안 진행하는 것을 특징으로 하는 반도체 소자의 게이트 절연막 형성방법.
  6. 삭제
  7. 제 1 항에 있어서, 상기 배리어 질화막은 상기 게이트 절연막의 표면을 질화처리하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 절연막 형성방법.
  8. 제 7 항에 있어서, 상기 질화처리는 NH3개스를 이용한 급속열처리로 진행하는 것을 특징으로 하는 반도체 소자의 게이트 절연막 형성방법.
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