KR20130118963A - 실리콘 질화물 및 실리콘 산질화물의 플라즈마 처리 - Google Patents

실리콘 질화물 및 실리콘 산질화물의 플라즈마 처리 Download PDF

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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

반도체 디바이스의 형성 방법이 개시된다. 전체 두께에 걸쳐 플라즈마 처리된 질화물 층을 생성하기 위해 실란과 질소 플라즈마를 이용하여 IPD 스택의 질소 층들이 증착된다. 스택의 하부 질화물 층을 질화함과 아울러, 중간 질화물 층도 질화될 수 있다. 질소 플라즈마 내의 실란으로부터 실리콘의 증착이 고밀도 플라즈마, ALD 또는 원격 플라즈마 프로세스들을 이용하여 이루어질 수 있다. 증착되는 층들에서 잔류 수소를 줄이기 위해 증착시 높은 온도를 이용할 수 있다.

Description

실리콘 질화물 및 실리콘 산질화물의 플라즈마 처리{PLASMA TREATMENT OF SILICON NITRIDE AND SILICON OXYNITRIDE}
본 명세서에 개시된 실시예들은 반도체 디바이스들의 제조에 관한 것이다. 더 구체적으로, 로직 및 메모리 디바이스들을 위한 게이트 구조들과 형성 방법들이 개시되어 있다.
특히, NAND 플래시 디바이스들은 데이터 보존을 위해 산화물 및 질화물 층들을 포함하는 인터-폴리 유전체(IPD) 스택들에 의존한다. 디바이스 스케일링이 45㎚ 노드를 초과함에 따라, 예컨대, 부동 게이트 NAND 디바이스들에서의 데이터 누설로 인해 IPD 스택의 엔지니어링에 대한 관심이 증가하였다. 통상적으로, 부동 게이트 NAND 디바이스는 질화물/산화물 층들이 교번하는 스택이 위에 형성된 부동 게이트를 포함한다. 통상적으로, 이 층들은, 질화된 폴리실리콘 층이 게이트 산화물 층에 접촉하도록 하여, 디바이스 표면 위에 컨포멀하게 형성된다.
질화물 매트릭스에는 수소가 침입하거나 결합에 의해 통합될 수 있다. 증착후 질화물 어닐링이 매트릭스로부터 침입 수소를 몰아낼 수 있음에도 불구하고, 열만 이용해서는 수소-질소 결합(4eV) 또는 수소-실리콘 결합(3.29eV)이 쉽게 깨지지 않기 때문에, 수소 결합을 깰 수 없을 것이다. 그러나, 디바이스의 자연 수명과 사이클링을 통해, 이러한 수소 결합들 중 일부가 깨져서 원하지 않는 트랩을 남기게 될 것이다. 그 결과, 필름 스택 어딘가에서 원하지 않는 수소의 혼입이 발생할 뿐만 아니라, 질화물을 통한 누설이 증가하며, 이는 디바이스의 기하학적 구조가 축소될수록 점점 더 문제가 되고 있다. 소형의 기하학적 구조들에서는, 디바이스의 물리적 치수들에 의해 증착되는 질화물 두께가 제한되며, 특히 질화물을 통해, IPD를 따라서 뿐만 아니라 IPD를 통해서도 누설이 증가하도록 할 수 있다.
DPN과 RPN을 이용한 질화물 증착후 필름 처리는 간단한 열 어닐링에 의한 것보다 증착된 질화물의 습식 에칭 속도를 개선하는 것으로 나타났다. 그러나, 치밀한 Si3N4 매트릭스로 인해, 최대 개선 깊이는 20A 미만이다. Si02 치밀화와 마찬가지로, 필름을 통해 이온과 라디칼이 확산될 때, 결합 파괴와 재배열로 인해 Si3N4가 개선되는 것으로 생각된다. 그러나, Si3N4의 강한 특성이 02 및 N2와 같이 큰 분자에 대한 자연적인 스크린 역할을 하며, 국소 플라즈마에서 우세한 이온 종은 일반적으로 02+ 또는 N2+이다. 따라서, 상부(~20A)만 증착후 완전히 처리된다. 더 깊은 부분도 RPN의 경우에서 이루어지는 열 처리에 의해 개선되지만, WER의 극단적인 변화가 두 레짐(regimes)들 사이에 관찰된다. 따라서, 우수한 WER을 가진 질화물 층의 형성 방법이 필요하다.
본 명세서에 개시된 실시예들은 적어도 하나의 질화물 층을 층 두께 전체에 걸쳐 열 또는 플라즈마 처리로 처리하는 단계를 포함하는 디바이스의 형성 방법을 제공한다. 제 1 폴리실리콘 층을 기판의 열 산화물 층 상에 형성하고, 플라즈마 질화 프로세스를 이용하여 질화한다. 폴리실리콘 층 위에 CVD 프로세스를 이용하여 질화물 층을 형성한다. 질화물 층을 형성할 때, 열 또는 플라즈마 프로세스로 질화물 층으로부터 수소를 제거한다. 또한, 기판 상에 제 2 폴리실리콘 층을 형성한다. 일반적으로, 디바이스의 질화물 층들을 산화물 층들이 분리시킨다.
본 발명의 전술한 특징들이 구체적으로 이해될 수 있도록, 첨부도면들에 그 일부가 도시된 실시예들을 참조하여 위에서 약술한 본 발명에 대해 보다 상세하게 설명한다. 그러나, 첨부도면들은 단지 본 발명의 전형적인 실시예들을 도시하고 있을 뿐이며, 본 발명은 다른 동등한 효과를 가진 실시예들을 포함할 수 있으므로, 그 범위를 제한하는 것으로 이해되어서는 아니됨을 유의하여야 한다.
도 1은 일 실시예에 따른 디바이스의 단면도이다.
도 2는 여러 가지 처리를 받은 질화물 층들의 습식 에칭 속도의 상대적 감소를 나타낸 그래프이다.
도 3은 증착되고 처리된 질화물 층들의 수소 농도를 두께의 함수로 나타낸 그래프이다.
도 4는 여러 가지 프로세스들로 처리된 층들의 수소 농도를 시간의 함수로 나타낸 그래프이다.
이해를 용이하게 하기 위하여, 도면들에서 공통되는 동일한 요소들은 가능한 한 동일한 참조번호들을 사용하여 표시하였다. 일 실시예에 개시된 요소들이 구체적인 언급 없이 다른 실시예들에서도 유리하게 사용될 수 있음을 고려하였다.
본 명세서에 개시된 실시예들은 로직 또는 메모리 디바이스일 수 있는 반도체 디바이스의 형성 방법을 제공한다. 일부 실시예들에서, 상기 디바이스는 부동 게이트 NAND 디바이스와 같은 NAND 디바이스이다.
부동 게이트 NAND 디바이스들의 데이터 보존은 고급 노드들에서 문제가 되고 있다. 워드선을 따라 인접한 부동 게이트들 간의 누설이 연속 IPD를 통해 가능해지며, 질화물 내의 트랩에 의해 악화된다. 비트-라인 대 비트-라인의 전하 손실 억제가 부동 게이트들 간의 IPD 스택에서 하부 질화물의 제거와 관련이 있는 것으로 나타났다. 이는 필드 산화물에 대한 부동 게이트 폴리실리콘의 선택적 질화에 의해 하나의 단계로 달성되거나, 필드 산화물뿐만 아니라 폴리실리콘의 통상적인 질화에 후속하여, 인시츄 스팀 발생법(ISSG) 또는 고온 산화물 증착(HTO)과 플라즈마 처리를 통한 산화물 치밀화에 의해 다중의 단계들로 달성될 수 있다. 하부 질화물이 부동 게이트들 사이에 남지 않기 때문에, Si3N4가 트랩 밀도가 낮고 밴드 오프셋이 높은 SiOxNy로 변환되어 데이터 보존이 개선된다고 생각된다.
IPD 엔지니어링의 다른 기술은 박막 치밀화 처리들이다. 가장 일반적으로, 필름의 전기적 품질을 향상시키기 위해 증착된 산화물들을 플라즈마 산화로 처리한다. 일반적으로, 이를 산화물 치밀화 또는 플라즈마 처리라 한다. 박막들은 스택의 중간 질화물 층을 따라서도 교번하는 누설 경로들을 야기할 수 있다. 하부 산화물을 가로질러 IPD의 중간 질화물 층 속으로 전자들의 트랩 보조 열전자 방출이 인접한 부동 게이트들 사이에 추가적인 누설 경로를 생성하는 것으로 생각된다. IPD 스택의 기하학적 구조 때문에, IPD에서 하부 질화물의 부동 게이트들 사이의 질화물을 제거하기 위해 사용된 것과 동일한 방법들이 중간 질화물에 대해서는 사용될 수 없다.
도 1은 일 실시예에 따른 디바이스(100)의 단면도이다. 터널 산화물 층일 수 있는 열 산화물 층(104)이, RTP와 같은 열 프로세스를 이용하여, 실리콘 기판일 수 있는 기판(102) 상에 형성된다. 도핑될 수 있는 실리콘 층(106)이 플라즈마 강화 CVD 프로세스일 수 있는 CVD 프로세스를 이용하여 형성된다. 실리콘 층(106)은 약 200Å 내지 약 2,000Å의 두께, 예컨대, 약 1,000Å의 두께를 가질 수 있다. 실리콘 층(106)은 실란 전구체로부터 실리콘을 증착할 때 질소 플라즈마를 생성함으로써 증착시 질화될 수 있다. 질소 또는 암모니아 가스와 같은 질소 전구체가 유도 결합된 플라즈마 챔버로 제공되는 고밀도 플라즈마 프로세스가, 증착을 위해 챔버로 실란 가스를 흘리면서, 질소 플라즈마를 형성하기 위해 사용될 수 있다. 대안적으로, 각 사이클에서 플라즈마가 있거나 없는 상태에서 실란과 암모니아가 교번하는 ALD 프로세스가 사용될 수 있다. 마지막으로, 실란과 함께 증착 챔버로 유입되는 질소 플라즈마를 형성하기 위해, 또는 질소 함유 화합물과 실란을 포함하는 가스 혼합물과 함께 증착 챔버로 유입되는 불활성 가스 플라즈마를 형성하기 위해, 원격 플라즈마 프로세스가 사용될 수 있다.
실리콘 층(106)은, 예컨대, DPN 프로세스를 사용하여, 일부 실시예들에서 증착 후 질화될 수도 있다. 증착중 질화는 전체 층 두께에 걸쳐서 완전히 질화된 층을 만들 수 있는 반면, 증착후 질화는 실리콘 층(106) 위에 최대 약 20Å 두께의 질화된 층을 만들 수 있다. 도 1에 도시된 실시예에서, 실리콘 층(106)은 실리콘 층(106) 위에 표면 질화물 층(114)을 제공하는 증착이 이루어진 다음 질화된다. 두께가 약 20Å 또는 그 미만인 얇은 질화물 층이 증착후 플라즈마 처리로 그 두께 전체에 걸쳐 처리될 수 있다.
실리콘 층(106)에 도포되는 프로세스 가스의 활성화 정도에 따라, 증착 온도에 비해 온도가 일정하거나, 증가하거나, 감소될 수 있다. 일반적인 질화물 증착 프로세스는 약 700℃ 내지 약 1,000℃, 예컨대, 약 850℃와 같은, 약 600℃를 초과하는 온도에서 실시된다. 처리 프로세스의 압력은 일반적으로 약 1 내지 10 Torr이며, 프로세스는 약 1 내지 4분, 예컨대, 2분 동안 실시된다.
일반적인 원격 플라즈마 프로세스에서, 암모니아와 질소 가스의 혼합물이 기판이 수용된 프로세스 챔버로 유입된다. 상술한 모든 질화 및 플라즈마 처리 프로세스들에서, 질소 가스, 암모니아, 하이드라진 및/또는 질소 산화물들이 질소 함유 화합물들로 사용될 수 있다. 층의 질소 함량을 높이거나 층에 질소를 추가하기 위해, 그리고 층으로부터 수소를 제거하기 위해, 질소 라디칼들 및 질소 이온들과 같은 활성 질소 종들이 통상적으로 사용된다. 원한다면, 플라즈마 밀도를 높이기 위해 가스 혼합물에 헬륨 및 아르곤과 같은 불활성 종들이 포함될 수 있다. 전체 가스 혼합물이 원격 챔버에서 활성화되거나, 불활성 종들이 활성화된 다음 질소 함유 화합물과 혼합될 수 있다.
플라즈마 강화 CVD 방법일 수 있는 CVD 방법으로, 실리콘 층(106)의 표면 질화물 층(114) 위에 산화물 층(108)이 형성될 수 있다. 산화물 층(108)은 층(108)을 치밀화하기 위해 증착 후 산소 플라즈마에 노출될 수 있다. 질화물 층(110)이 증착되고, 증착된 층의 두께 전체에 걸쳐 플라즈마 처리가 이루어지도록 질소 플라즈마를 특징으로 하는 플라즈마 CVD 방법을 이용하여 처리된다. 질화물 층(110)은 약 200Å 내지 약 1,000Å, 예컨대, 약 400Å의 두께를 가질 수 있다. 상술한 바와 유사한 방법들을 이용하여 제 2 산화물 층(112)이 증착될 수 있으며, 산소 플라즈마 하에서 치밀화된 다음, DPN 프로세스를 이용하여 표면 질화되어 IPD 스택을 완성하게 된다. DPN 프로세스는 제 2 산화물 층(112) 상에 표면 질화물 층(116)을 생성한다. 그 다음, 약 200Å 내지 약 2,000Å, 예컨대, 약 1,000Å의 두께를 가진 실리콘 층(118)이 CVD에 의해 형성되고, RTP 프로세스에 의해 어닐링된다. 질화와 관련한 RTP 프로세스의 사용은 질소가 하부의 층들로 확산되는 경향을 감소시킨다.
RTP 프로세스의 일 실시예에서, 기판은 약 200℃/sec 또는 그 초과, 예컨대, 약 400℃/sec의 속도로, 약 800℃ 내지 약 1,000℃와 같은 약 700℃ 내지 약 1,100℃, 예컨대, 약 850℃의 온도로 가열된다. 이 온도는 약 5초 미만과 같은 약 10초 미만, 예컨대, 약 1초의 지속 기간 동안 유지되며, 그 다음, 기판은 약 200℃/sec 또는 그 초과, 예컨대, 약 400℃/sec의 속도로, 주변 온도일 수 있는 최종 온도로 냉각된다. 프로세스는 상술한 바와 같이 플라즈마 또는 활성화된 가스가 존재하는 상태에서 실시된다.
도 2는 여러 가지 질소 처리 이후의 질화물 층들의 습식 에칭 속도의 상대적 감소를 나타낸 그래프(200)이다. 그래프는 고온에서 실시되는 RTP 플라즈마 처리 프로세스가 저온 DPN 프로세스(204)보다 간단한 열 어닐링(202)에 비해 습식 에칭 속도(206)의 감소가 더 크다는 것을 보여준다. RTP 플라즈마 프로세스를 이용하면, 습식 에칭 속도가 최대 약 35% 감소된다.
도 3은 동일하게 처리된 층들의 수소 함량과, 습식 에칭 속도에 대한 수소 함량의 상관 관계를 나타낸 그래프이다. RTP 처리된 층의 수소 함량이 증착되기만 한(as-deposited) 질화물에 비해 최대 약 60% 감소하는 것으로 나타났다. 증착된 질화물 층의 수소 함량의 감소는 질화물 매트릭스로부터 수소가 빠져나올 때 전자 트랩이 형성될 가능성을 줄인다.
도 4는 여러 가지 프로세스들로 처리된 층들의 수소 함량을 시간의 함수로 나타낸 그래프이다. 그래프는, 이 경우에서는 원격 플라즈마인 활성 종들을 이용하여 처리된 층들의 수소 농도가 플라즈마를 이용하지 않고 유사한 온도에서 처리된 층들의 수소 농도보다 더 낮고 시간이 지남에 따라 더 안정적임을 나타낸다. 활성 종들로 처리된 층들의 감소된 수소 함량은 시간이 지남에 따라 층 속으로 그리고 층을 통해 전자가 누설될 가능성을 줄인다.
상술한 바와 같이, 증착된 층은 최대 약 20Å의 두께로 증착된 후 처리될 수 있다. 이에 따라, 상술한 프로세스들 중 임의의 프로세스에 따라, 증착된 층을 플라즈마와 같은 가스 함유 활성 종들에 대해 노출시킴으로써, 20Å 또는 그 미만의 두께로 증착된 층을 그 두께 전체에 걸쳐 처리할 수 있다. 활성 종들은 열 프로세스에 의해 형성될 수도 있다.
이상의 설명은 본 발명의 실시예들에 관한 것이나, 본 발명의 기본적인 범위를 벗어나지 않고 다른 추가적인 실시예들이 안출될 수 있다.

Claims (16)

  1. 디바이스를 형성하는 방법으로서,
    기판의 열 산화물 층 상에 제 1 폴리실리콘 층을 형성하는 단계;
    상기 폴리실리콘 층을 플라즈마 질화 프로세스를 사용하여 질화시켜서, 질화된 폴리실리콘 층을 형성하는 단계;
    상기 질화된 폴리실리콘 층 위에 질화물 층을 형성하는 단계;
    상기 질화물 층을 형성하면서, 열 또는 플라즈마 프로세스에서 상기 질화물 층으로부터 수소를 제거하는 단계; 및
    상기 기판 상에 제 2 폴리실리콘 층을 형성하는 단계
    를 포함하는,
    디바이스를 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 질화물 층은 실리콘 질화물 층인,
    디바이스를 형성하는 방법.
  3. 제 1 항에 있어서,
    상기 질화물 층은 실리콘 산질화물 층인,
    디바이스를 형성하는 방법.
  4. 제 1 항에 있어서,
    상기 질화물 층을 질소 함유 플라즈마로 처리하는 단계를 더 포함하는,
    디바이스를 형성하는 방법.
  5. 제 1 항에 있어서,
    상기 열 또는 플라즈마 프로세스는, 상기 기판에 대해 급속 열 프로세스를 수행하면서, 상기 기판을 활성 종에 노출시키는 단계를 포함하는,
    디바이스를 형성하는 방법.
  6. 제 5 항에 있어서,
    상기 급속 열 프로세스는, 상기 기판을 적어도 약 200℃/sec의 속도(rate)로 적어도 약 600℃의 온도로 가열하는 단계를 포함하는,
    디바이스를 형성하는 방법.
  7. 용량성 디바이스에서 전자 누설을 방지하는 방법으로서,
    상기 용량성 디바이스의 중간 질화물 층을 형성하는 단계; 및
    상기 중간 질화물 층을 플라즈마에 노출시킴으로써, 상기 용량성 디바이스의 상기 중간 질화물 층으로부터 수소를 제거하는 단계
    를 포함하는,
    용량성 디바이스에서 전자 누설을 방지하는 방법.
  8. 제 7 항에 있어서,
    상기 중간 질화물 층을 형성하는 단계 후에, 상기 중간 질화물 층이 상기 플라즈마에 노출되는,
    용량성 디바이스에서 전자 누설을 방지하는 방법.
  9. 제 8 항에 있어서,
    상기 플라즈마는 원격 플라즈마인,
    용량성 디바이스에서 전자 누설을 방지하는 방법.
  10. 제 8 항에 있어서,
    상기 중간 질화물 층으로부터 수소를 제거하는 단계는, 불활성 가스 플라즈마의 존재 시에, 질소 함유 가스에 상기 중간 질화물 층을 노출시키는 단계를 포함하는,
    용량성 디바이스에서 전자 누설을 방지하는 방법.
  11. 제 10 항에 있어서,
    상기 불활성 가스 플라즈마는 원격 플라즈마인,
    용량성 디바이스에서 전자 누설을 방지하는 방법.
  12. 제 8 항에 있어서,
    상기 중간 질화물 층을 상기 플라즈마에 노출시키는 동안에, 상기 중간 질화물 층은 급속 열 프로세스를 겪는,
    용량성 디바이스에서 전자 누설을 방지하는 방법.
  13. 부동(floating) 게이트 디바이스를 형성하는 방법으로서,
    기판의 열 산화물 층 상에 제 1 폴리실리콘 층을 형성하는 단계;
    상기 폴리실리콘 층을 플라즈마 프로세스에 노출시킴으로써, 상기 폴리실리콘 층을 질화시켜서, 질화물 층을 형성하는 단계;
    상기 폴리실리콘 층을 질화시키면서, 상기 기판이 급속 열 프로세스를 겪게 하는 단계; 및
    상기 질화물 층 상에 제 2 폴리실리콘 층을 형성하는 단계
    를 포함하는,
    부동 게이트 디바이스를 형성하는 방법.
  14. 제 13 항에 있어서,
    상기 급속 열 프로세스 동안에, 상기 기판이 적어도 약 600℃의 온도로 가열되는,
    부동 게이트 디바이스를 형성하는 방법.
  15. 제 14 항에 있어서,
    상기 플라즈마 프로세스는 원격 플라즈마 프로세스인,
    부동 게이트 디바이스를 형성하는 방법.
  16. 제 14 항에 있어서,
    상기 플라즈마 프로세스는, 불활성 가스를 원격으로 활성화하고, 원격으로 활성화된 불활성 가스를 상기 기판을 수용하는 프로세싱 챔버에서 질소 함유 가스와 혼합하는 단계를 포함하는,
    부동 게이트 디바이스를 형성하는 방법.
KR1020137022174A 2011-01-26 2012-01-16 실리콘 질화물 및 실리콘 산질화물의 플라즈마 처리 KR20130118963A (ko)

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