KR100668954B1 - 박막트랜지스터 제조 방법 - Google Patents

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Abstract

본 발명은 확장된 소오스/드레인 영역으로부터 붕소 침투를 억제하고 게이트 측벽과 층간 유전막으로부터 발생하는 스트레소를 해소하는 방법에 관한 것이다.
본 발명의 박막트랜지스터 제조 방법은 기판을 준비하는 단계; 상기 기판상에 열산화 공정으로 게이트 산화막을 형성하는 단계; 상기 기판을 제1플라즈마 처리하여 게이트 산화막의 표면에 제1질화층을 형성하는 단계; 상기 기판상에 게이트 전극을 형성하는 단계; 상기 기판을 제2플라즈마 처리하여 게이트 전극 및 소오스/드레인 영역의 표면에 제2질화층을 형성하는 단계; 상기 기판상에 스페이서를 형성하는 단계; 상기 기판상에 제1버퍼층을 형성하는 단계; 상기 기판상에 측벽을 형성하는 단계 및 상기 기판상에 제2버퍼층을 형성하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 박막트랜지스터 제조 방법은 질화와 스페이서 절연막의 증착을 통해 기판을 통한 붕소 침투와 게이트 측벽 및 층간 유전막으로부터 가해지는 스트레스를 억제해주는 효과가 있다.
질화, 스페이서 절연막, 게이트 옥사이드, 붕소 침투

Description

박막트랜지스터 제조 방법{Method for manufacturing of the thin film transistor}
도 1은 종래기술에 의한 스트레스와 붕소 침입.
도 2는 본 발명에 의한 박막트랜지스터 제조 방법.
본 발명은 박막트랜지스터 제조 방법에 관한 것으로, 보다 자세하게는 확장된 소오스/드레인 영역으로부터 붕소 침투를 억제하고 게이트 측벽과 층간 유전막으로부터 발생하는 스트레소를 해소하는 방법에 관한 것이다.
고성능과 고밀도를 가지는 CMOS(Complementary Metal Oxide Semiconductor) 소자의 제조시 소자의 신뢰성은 중요한 소자의 특성을 나타내는 위치를 차지하고 있으며 소자의 크기가 작아질수록 게이트 산화막(Gate Oxide)의 두께도 얇아지게 된다. 그러나 전원 공급기를 통해 공급되는 전원은 게이트 산화막의 두께 감소와 비례하여 줄어들지 않으며, 이에 의해 전기적 스트레스(Electrical stress)가 발생 하여 이에 대한 충분히 신뢰성을 갖는 게이트 산화막을 구현하기 어렵다.
도 1은 종래기술에 의한 전기적 스트레스와 붕소 침입을 도시한 것이다. 도 1과 같이 게이트 산화막(100)의 표면에 질화(110)를 실시하여 폴리 실리콘 게이트로부터 유입되는 붕소 침입(Boron penetration)을 차단하게 된다.
그러나 이와 같이 종래기술은 게이트의 폴리 실리콘으로부터 발생하는 붕소의 침투는 막아줄 수 있으나, 기판으로 발생되는 붕소의 침투는 억제할 수 없다는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 확장된 소오스/드레인 영역으로부터 붕소 침투를 억제하고 게이트 측벽과 층간 유전막으로부터 발생하는 스트레소를 해소하여 적은 게이트 누설현상과 신뢰성 높은 게이트 산화막을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 기판을 준비하는 단계; 상기 기판상에 열산화 공정으로 게이트 산화막을 형성하는 단계; 상기 기판을 제1플라즈마 처리하여 게이트 산화막의 표면에 제1질화층을 형성하는 단계; 상기 기판상에 게이트 전극을 형성하는 단계; 상기 기판을 제2플라즈마 처리하여 게이트 전극 및 소오스/드레인 영역의 표면에 제2질화층을 형성하는 단계; 상기 기판상에 스페이서를 형성하는 단계; 상기 기판상에 제1버퍼층을 형성하는 단계; 상기 기판상에 측벽을 형성하는 단계 및 상기 기판상에 제2버퍼층을 형성하는 단계로 이루어진 박막트랜지스터 제조 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참고한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2는 본 발명에 의한 박막트랜지스터 제조 방법이다. 우선 기판(200)에 웰 및 STI(Shallow Trench Isolation)을 형성하고 채널 이온 주입을 실시한다. 상기 공정 후 상기 기판(200)에 열산화 공정으로 게이트 산화막(210)을 형성한다.
상기 열산화 공정은 650℃ 내지 750℃의 온도에서 RTP(Rapid Thermal Processing)를 이용해 상기 게이트 산화막(210)을 바람직하게는 100Å내지 300Å으로 형성하면서 고농도의 제1플라즈마 처리하여 상기 게이트 산화막(210) 표면에 제1질화층(220)을 형성한다. 상기 제1질화층(200)은 바람직하게는 500Å내지 2000Å정도로 증착한다.
상기 제1질화층(220)이 형성된 상기 기판(200)에 저압화학증착(LP-CVD : Low Pressure Chemical Vapour Deposition) 방법으로 폴리 실리콘을 증착한 후 게이트 전극(230)을 형성한다. 상기 게이트 전극(230)을 형성한 후 신장된 소오스/드레인쪽으로부터 발생하는 붕소 불순물의 침투를 막기 위해 다시 한번 제2플라즈마 처리를 한다. 상기 제2플라즈마 처리를 통하여 플라즈마 처리된 얇은 제2질화층(240)이 상기 게이트 전극(230) 및 상기 신장된 소오스/드레인 영역의 표면에 형성된다.
그 후 포켓(250) 형성을 위한 이온 주입(Pocket implant)과 LDD(Lightly Doped Drain)(260) 형성을 위한 이온 주입(Lightly Doped Drain implant)을 실시한 후, TEOS(Tetra-ethoxysilane) 계열의 스페이서(spacer)(270)를 저압화학증착 방법으로 증착한다. 상기 스페이서(270)가 증착된 후 제1버퍼층(280)을 형성한 후 측벽(Sidewall)(300)을 형성한다. 상기 제1버퍼층(280)은 측벽과 층간 유전막으로부터 발생되는 스트레스를 억제하는 역할을 하며 바람직하게는 산화물 계열의 화합물로 증착한다. 상기 측벽(300)은 바람직하게는 SiN을 이용하여 형성한다.
상기 측벽(300)을 형성한 후에 다시 제2버퍼층(290)을 상기 제1버퍼층(280)의 두께보다 두껍게 형성한다. 상기 제2버퍼층(290)은 상기 게이트 전극(230)에 가해지는 스트레스를 완화시켜 소자의 신뢰성을 높여주는 역할을 하게 된다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
본 발명의 박막트랜지스터 제조 방법은 질화와 스페이서 절연막의 증착을 통해 기판을 통한 붕소 침투와 게이트 측벽 및 층간 유전막으로부터 가해지는 스트레스를 억제해주는 효과가 있다.

Claims (6)

  1. 박막트랜지스터 제조 방법에 있어서,
    기판을 준비하는 단계;
    상기 기판상에 열산화 공정으로 게이트 산화막을 형성하는 단계;
    상기 기판을 제1플라즈마 처리하여 게이트 산화막의 표면에 제1질화층을 형성하는 단계;
    상기 기판상에 게이트 전극을 형성하는 단계;
    상기 기판을 제2플라즈마 처리하여 상기 게이트 전극이 상기 기판과 접하는 에지부를 포함하는 게이트 전극의 측면 및 소오스/드레인 영역의 표면 상에 제 2질화층을 형성하는 단계;
    상기 게이트 전극 및 기판상에 스페이서를 형성하는 단계;
    상기 스페이서 상에 제1버퍼층을 형성하는 단계;
    상기 제 1 버퍼층상에 측벽을 형성하는 단계; 및
    상기 측벽상에 제2버퍼층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
  2. 제 1항에 있어서,
    상기 열산화 공정은 650℃ 내지 750℃의 온도에서 급속 열처리 장비로 이루어짐을 특징으로 하는 박막트랜지스터 제조 방법.
  3. 제 1항에 있어서,
    상기 제1질화층은 500Å 내지 2000Å로 형성되는 것을 특징으로 하는 박막트랜지스터 제조 방법.
  4. 제 1항에 있어서,
    상기 게이트 산화막은 100Å 내지 300Å로 형성되는 것을 특징으로 하는 박막트랜지스터 제조 방법.
  5. 제 1항에 있어서,
    상기 제1버퍼층은 산화물 계열의 화합물로 증착하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
  6. 제 1항에 있어서,
    상기 제2버퍼층은 상기 제1버퍼층보다 두껍게 증착하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7732311B2 (en) 2007-06-29 2010-06-08 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6660657B1 (en) * 2000-08-07 2003-12-09 Micron Technology, Inc. Methods of incorporating nitrogen into silicon-oxide-containing layers
JP6510289B2 (ja) * 2015-03-30 2019-05-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102403197B1 (ko) * 2016-07-05 2022-05-27 삼성디스플레이 주식회사 표시 장치
US10243060B2 (en) * 2017-03-24 2019-03-26 International Business Machines Corporation Uniform low-k inner spacer module in gate-all-around (GAA) transistors
US9876069B1 (en) * 2017-05-18 2018-01-23 Vanguard International Semiconductor Corporation High-voltage semiconductor device and method for manufacturing the same

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5234850A (en) * 1990-09-04 1993-08-10 Industrial Technology Research Institute Method of fabricating a nitride capped MOSFET for integrated circuits
US5414287A (en) * 1994-04-25 1995-05-09 United Microelectronics Corporation Process for high density split-gate memory cell for flash or EPROM
JPH08213610A (ja) * 1995-02-07 1996-08-20 Sony Corp 電界効果型半導体装置及びその製造方法
US5969397A (en) * 1996-11-26 1999-10-19 Texas Instruments Incorporated Low defect density composite dielectric
US5847428A (en) * 1996-12-06 1998-12-08 Advanced Micro Devices, Inc. Integrated circuit gate conductor which uses layered spacers to produce a graded junction
US5837598A (en) * 1997-03-13 1998-11-17 Lsi Logic Corporation Diffusion barrier for polysilicon gate electrode of MOS device in integrated circuit structure, and method of making same
JPH11220112A (ja) * 1998-01-30 1999-08-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6555438B1 (en) * 1998-02-19 2003-04-29 Shye-Lin Wu Method for fabricating MOSFETs with a recessed self-aligned silicide contact and extended source/drain junctions
US6087229A (en) * 1998-03-09 2000-07-11 Lsi Logic Corporation Composite semiconductor gate dielectrics
US6331468B1 (en) * 1998-05-11 2001-12-18 Lsi Logic Corporation Formation of integrated circuit structure using one or more silicon layers for implantation and out-diffusion in formation of defect-free source/drain regions and also for subsequent formation of silicon nitride spacers
US6051865A (en) * 1998-11-09 2000-04-18 Advanced Micro Devices, Inc. Transistor having a barrier layer below a high permittivity gate dielectric
US6316321B1 (en) * 1999-05-19 2001-11-13 United Microelectronics Corp. Method for forming MOSFET
US6245625B1 (en) * 1999-06-19 2001-06-12 United Microelectronics Corp. Fabrication method of a self-aligned contact window
US6114735A (en) * 1999-07-02 2000-09-05 Micron Technology, Inc. Field effect transistors and method of forming field effect transistors
US6093661A (en) * 1999-08-30 2000-07-25 Micron Technology, Inc. Integrated circuitry and semiconductor processing method of forming field effect transistors
JP2001093903A (ja) * 1999-09-24 2001-04-06 Toshiba Corp 半導体装置及びその製造方法
US6348420B1 (en) * 1999-12-23 2002-02-19 Asm America, Inc. Situ dielectric stacks
US6512273B1 (en) * 2000-01-28 2003-01-28 Advanced Micro Devices, Inc. Method and structure for improving hot carrier immunity for devices with very shallow junctions
US6649543B1 (en) * 2000-06-22 2003-11-18 Micron Technology, Inc. Methods of forming silicon nitride, methods of forming transistor devices, and transistor devices
US6833329B1 (en) * 2000-06-22 2004-12-21 Micron Technology, Inc. Methods of forming oxide regions over semiconductor substrates
US6686298B1 (en) * 2000-06-22 2004-02-03 Micron Technology, Inc. Methods of forming structures over semiconductor substrates, and methods of forming transistors associated with semiconductor substrates
US6660657B1 (en) * 2000-08-07 2003-12-09 Micron Technology, Inc. Methods of incorporating nitrogen into silicon-oxide-containing layers
US6593198B2 (en) * 2000-09-18 2003-07-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
JP2002110972A (ja) * 2000-09-28 2002-04-12 Nec Corp 半導体装置およびその製造方法
US6509612B2 (en) * 2001-05-04 2003-01-21 International Business Machines Corporation High dielectric constant materials as gate dielectrics (insulators)
US6455389B1 (en) * 2001-06-01 2002-09-24 Kuo-Tai Huang Method for preventing a by-product ion moving from a spacer
US6509611B1 (en) * 2001-09-21 2003-01-21 International Business Machines Corporation Method for wrapped-gate MOSFET
US6610571B1 (en) * 2002-02-07 2003-08-26 Taiwan Semiconductor Manufacturing Company Approach to prevent spacer undercut by low temperature nitridation
US6753242B2 (en) * 2002-03-19 2004-06-22 Motorola, Inc. Integrated circuit device and method therefor
US6803624B2 (en) * 2002-07-03 2004-10-12 Micron Technology, Inc. Programmable memory devices supported by semiconductive substrates
US6812073B2 (en) * 2002-12-10 2004-11-02 Texas Instrument Incorporated Source drain and extension dopant concentration
KR100497609B1 (ko) * 2003-02-28 2005-07-01 삼성전자주식회사 실리콘 질화막 식각방법
US6806517B2 (en) * 2003-03-17 2004-10-19 Samsung Electronics Co., Ltd. Flash memory having local SONOS structure using notched gate and manufacturing method thereof
JP2004343014A (ja) * 2003-05-19 2004-12-02 Sharp Corp 半導体記憶装置、半導体装置、及びそれらの製造方法、並びに携帯電子機器、並びにｉｃカード
KR100471407B1 (ko) * 2003-06-30 2005-03-14 주식회사 하이닉스반도체 폴리메탈 게이트 전극을 갖는 트랜지스터 제조 방법
US20050048732A1 (en) * 2003-08-26 2005-03-03 International Business Machines Corporation Method to produce transistor having reduced gate height
US6930007B2 (en) * 2003-09-15 2005-08-16 Texas Instruments Incorporated Integration of pre-S/D anneal selective nitride/oxide composite cap for improving transistor performance
US7029966B2 (en) * 2003-09-18 2006-04-18 International Business Machines Corporation Process options of forming silicided metal gates for advanced CMOS devices
DE10355575B4 (de) * 2003-11-28 2010-01-07 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung von Seitenwandabstandselementen für ein Schaltungselement durch Erhöhen einer Ätzselektivität
US20050156229A1 (en) * 2003-12-16 2005-07-21 Yeap Geoffrey C. Integrated circuit device and method therefor
DE10360000B4 (de) * 2003-12-19 2009-12-10 Advanced Micro Devices, Inc., Sunnyvale Abstandselement für eine Gateelektrode mit Zugspannung eines Transistorelements und ein Verfahren zur Herstellung
KR100529652B1 (ko) * 2003-12-31 2005-11-17 동부아남반도체 주식회사 반도체 장치의 제조 방법
KR100557531B1 (ko) * 2004-03-11 2006-03-03 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7125805B2 (en) * 2004-05-05 2006-10-24 Freescale Semiconductor, Inc. Method of semiconductor fabrication incorporating disposable spacer into elevated source/drain processing
US7161203B2 (en) * 2004-06-04 2007-01-09 Micron Technology, Inc. Gated field effect device comprising gate dielectric having different K regions
US7078748B2 (en) * 2004-06-14 2006-07-18 Infineon Technologies Ag Multi-layer gate stack structure comprising a metal layer for a FET device, and method for fabricating the same
KR100536809B1 (ko) * 2004-06-22 2005-12-14 동부아남반도체 주식회사 반도체 소자 및 그 제조 방법
KR100650369B1 (ko) * 2004-10-01 2006-11-27 주식회사 하이닉스반도체 폴리실리콘부유측벽을 갖는 비휘발성메모리장치 및 그제조 방법
US20060154421A1 (en) * 2005-01-12 2006-07-13 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device having notched gate MOSFET

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7732311B2 (en) 2007-06-29 2010-06-08 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices

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US7507611B2 (en) 2009-03-24
KR20060068104A (ko) 2006-06-21
US20060128077A1 (en) 2006-06-15

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