KR100745061B1 - 반도체 장치의 스페이서 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 스페이서 제조 방법에 관한 것으로서, 특히 이 방법은 반도체 기판의 활성 영역 위에 순차 적층된 도전 라인 및 하드 마스크를 형성하고, 도전 라인 및 하드 마스크가 적층된 결과물 전면에 산화막을 형성한 후에, 산화막에 웨이퍼 에지 급속(wafer edge fast)의 조건으로 건식 식각 공정을 실시하여 하드 마스크 및 도전 라인의 측벽에 스페이서를 형성한다. 이로 인해, 본 발명이 적용된 웨이퍼의 센터 및 에지에서는 에지쪽의 산화막이 센터쪽보다 빠르게 식각되어 균일한 스페이서의 두께를 확보할 수 있다. 그리고 본 발명은 스페이서를 형성한 후에 CHF3/CF4 및 O2가스를 이용한 후식각 공정을 진행하여 기판의 C 오염을 줄임으로써 소자의 전기적 특성을 향상시킨다.
스페이서, 하드마스크, 후식각
Description
도 1a 내지 도 1c는 종래 기술에 의한 반도체 장치의 스페이서 제조 공정을 순차적으로 나타낸 수직 단면도들,
도 2a 내지 도 2c는 종래 기술에 의한 식각 전/후의 스페이서 막질 균일도 특성 및 두께 크기를 나타낸 그래프들,
도 3a 및 도 3d는 본 발명에 따른 반도체 장치의 스페이서 제조 방법을 설명하기 위한 공정 순서도,
도 4a 및 도 4b는 본 발명에 따라 제조된 웨이퍼 센터 및 에지에서 스페이서 형태를 나타낸 도면들,
도 5는 본 발명에 따른 제조 방법에 의해 C 농도 감소 프로파일을 나타낸 비교 그래프.
* 도면의 주요 부분에 대한 부호의 설명 *
100: 실리콘 기판 102: 필드 산화막
104: 게이트 산화막 106: 게이트 전극
108 : 하드 마스크 112 : 산화막
112' : 스페이서 114 : 소오스/드레인 영역
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 도전 라인의 측벽에 형성된 산화물질의 스페이서 제조 공정시 깊이 및 폭을 균일하게 형성할 수 있는 반도체 장치의 스페이서 제조 방법에 관한 것이다.
일반적으로 모스 트랜지스터는 드레인 영역의 에지에서 전기장이 강하게 형성될 경우 핫 캐리어가 증가되어 트랜지스터의 특성을 열화시키기 때문에 이를 방지하기 위해 게이트 전극의 측벽에 절연 물질로 된 스페이서를 형성한다. 이때, 스페이서는 게이트 전극 사이의 절연을 목적할 뿐만 아니라 LDD(Lightly Doped Drain) 구조를 채택할 경우 이후 고농도 불순물을 이온주입한 소오스/드레인 영역을 확보하는 기능도 한다. 이러한 스페이서는 게이트 전극뿐만 아니라, 비트 라인등의 배선에서도 측면 절연을 위해 이용하기도 한다.
도 1a 내지 도 1c는 종래 기술에 의한 반도체 장치의 스페이서 제조 공정을 순차적으로 나타낸 수직 단면도들이다. 이를 참조하면 종래 기술의 스페이서 제조 공정은 다음과 같다.
우선, 도 1a에 도시된 바와 같이, LOCOS 또는 STI 등의 소자분리공정을 실시 하여 실리콘 기판(10)에 필드산화막(12)을 형성하고, 기판(10) 전면에 게이트 산화막(14)을 형성하고, 그 위에 게이트 전극(16)용 도프트 폴리실리콘 등의 도전층 및 하드 마스크(18)용 질화막을 적층한다. 게이트 마스크를 이용한 사진 및 식각 공정을 진행하여 하드 마스크(18)용 질화막과 게이트전극(16)용 도전층을 패터닝한다. 그리고, 게이트전극(16)에 맞추어 게이트산화막(14)도 식각한 후에 n형 불순물로서 P(phosphorus)를 저농도로 이온 주입하여 기판 내에 LDD 영역(20)을 형성한다.
이어서 도 1b에 도시된 바와 같이, 기판 전면에 고온 산화(hot temperature oxidation) 공정을 진행하여 산화막을 형성한 후에 건식 식각 공정으로 산화막을 식각해서 게이트산화막(14), 게이트 전극(16) 및 하드 마스크(18)의 측벽에 스페이서(22)를 형성한다.
그리고나서 도 1c에 도시된 바와 같이, 스페이서(22)를 마스크로 삼아 n형 불순물로서 P를 고농도로 이온 주입하여 소오스/드레인 영역(24)을 형성한다.
한편, 도 1c에 도시된 바와 같이, 일반적으로 스페이서(22)는 기판(10)과 물리적으로 콘택되는 부분('f')이기 때문에 소자의 전기적 특성에 크게 영향을 미친다. 따라서, 스페이서(22)의 폭과 기판의 불순물 오염 정도에 따라 소자 특성이 크게 변화하게 된다.
종래 기술에서는 퍼니스에서 고온 산화 공정으로 스페이서용 산화막을 형성하게 되는데, 장비의 특성상 웨이퍼 에지쪽의 산화막이 센터에 비해 두꺼워지는 한계가 있었다. 이에 웨이퍼의 센터와 에지에서의 산화막이 약 100Å정도의 두께 차이를 발생한다. 그런데, 종래 스페이서용 산화막의 식각 공정시 웨이퍼 센터를 빠르게 식각하거나, 센터 및 에지가 균일하게 식각되는 조건으로 진행하게 된다. 이 때문에, 위 식각 조건으로 산화막을 식각해 스페이서를 형성하면, 도 1b 및 도 1c에 도시된 바와 같이, 웨이퍼 센터와 에지에 형성되는 스페이서(22)의 두께 차가 심하게 된다(즉, 웨이퍼 에지에서 스페이서(22)가 두껍게 형성된다.).
도 2a 내지 도 2c는 종래 기술에 의한 식각 전/후의 스페이서 막질 균일도 특성 및 두께 크기를 나타낸 그래프들이다. 도 2a의 그래프에서는 산화막 형성시 산화막의 균일도가 6.05%이고 그 두께가 약 105Å임을 보여주고 있다. 도 2b의 그래프에서는 산화막의 식각 공정중에 산화막의 균일도가 7.0%이고 그 두께가 약 55Å임을 보여주고 있다. 도 2c의 그래프에서는 산화막의 실제 식각이 완료된 후에 산화막의 두께가 약 48Å임을 보여주고 있다.
그러므로, 종래 기술의 스페이서 제조 공정은 결국 웨이퍼의 센터 및 에지에서 스페이서의 균일한 두께를 확보할 수 없었으며 상기 식각 공정에 의해 기판에서 C 피크가 E+21 order가 검출되기 때문에 C 오염이 심하여 소자의 전기적 특성을 저하시키는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 스페이서 식각 공정시 웨이퍼 에지 급속(wafer edge fast) 식각 조건으로 진행하고 CHF3/CF4 및 O2가스를 이용한 후식각 공정을 진행하여 C 오염을 줄임으로써 웨이퍼의 센터 및 에지에서 스페이서 두께 균일도를 높이고 소자의 전기적 특성을 향상시킨 반도체 장치의 스페이서 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 장치의 도전 라인 측벽에 산화물질로 이루어진 스페이서를 형성함에 있어서, 반도체 기판의 활성 영역 위에 순차 적층된 도전 라인 및 하드 마스크를 형성하는 단계와, 도전 라인 및 하드 마스크가 적층된 결과물 전면에 산화막을 형성하는 단계와, 반응 챔버 내의 후면 He 압력을 웨이퍼 센터보다 웨이퍼 에지에서 높게 유지하는 웨이퍼 에지 급속 조건으로, 상기 산화막을 건식 식각하여 상기 하드 마스크 및 도전 라인의 측벽에 스페이서를 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하고자 한다.
도 3a 및 도 3d는 본 발명에 따른 반도체 장치의 스페이서 제조 방법을 설명하기 위한 공정 순서도이다. 이를 참조하면 본 실시예는 다음과 같다.
우선, 도 3a에 도시된 바와 같이, LOCOS 또는 STI 등의 소자분리공정을 실시하여 실리콘 기판(100)에 필드산화막(102)을 형성하고, 기판(100) 전면에 게이트 산화막(104)을 형성하고, 그 위에 게이트 전극(106)용 도프트 폴리실리콘 등의 도전층 및 하드 마스크(108)용 질화막을 적층한다. 게이트 마스크를 이용한 사진 및 식각 공정을 진행하여 하드 마스크(108)용 질화막과 게이트전극(106)용 도전층을 패터닝한다. 그리고, 게이트전극(106)에 맞추어 게이트산화막(104)도 식각한 후에 n형 불순물로서 P를 저농도로 이온 주입하여 기판 내에 LDD 영역(110)을 형성한다.
이어서 도 3b에 도시된 바와 같이, 기판 전면에 고온 산화 공정을 진행하여 산화막(112)을 형성한다. 그런데, 산화막(112)은 장비 특성상 웨이퍼 센터와 에지에서 약 100Å 정도 차이가 나는데, 웨이퍼 에지쪽의 산화막이 센터보다 더 두껍다.
도 3c를 참조하면, 본 발명에서는 이러한 산화막의 불균일한 두께로 인한 스페이서 두께차이를 극복하기 위하여, 반응 챔버 내의 후면 He 압력을 웨이퍼 센터보다 웨이퍼 에지에서 높게 유지하는 웨이퍼 에지 급속(wafer edge fast) 조건의 건식 식각 공정으로 산화막(112)을 식각해서 게이트산화막(104), 게이트 전극(106) 및 하드 마스크(108)의 구조물 측벽에 스페이서(112')를 형성한다.
도 3c를 참조하면, 본 발명에서는 이러한 산화막의 불균일한 두께로 인한 스페이서 두께차이를 극복하기 위하여, 반응 챔버 내의 후면 He 압력을 웨이퍼 센터보다 웨이퍼 에지에서 높게 유지하는 웨이퍼 에지 급속(wafer edge fast) 조건의 건식 식각 공정으로 산화막(112)을 식각해서 게이트산화막(104), 게이트 전극(106) 및 하드 마스크(108)의 구조물 측벽에 스페이서(112')를 형성한다.
상기 건식 식각 공정에서는 반응 챔버 내의 후면(back side) He 압력을, 예를 들어, 웨이퍼 센터에서 10mT이하, 적절하게는 5~10mT, 웨이퍼 에지에서 20mT 이상, 적절하게는 20~50mT로 한다. 이때, 산화막의 식각 가스로서 CF4 또는 CHF3가스를 사용한다. 이와 같이, 반응 챔버 내의 후면 He 압력을 웨이퍼 센터보다 웨이퍼 에지에서 높게 유지하는 웨이퍼 에지 급속(wafer edge fast) 조건으로, 산화막을 건식 식각하여 웨이퍼의 에지 부분의 두꺼운 산화막이 웨이퍼 센터의 산화막보다 더 빠르게 식각된다. 이로 인해 웨이퍼 센터와 에지에서는 균일한 두께의 스페이서(112')를 얻을 수 있다.
이와 같이 웨이퍼 센터 및 에지에서 균일한 스페이서(112')를 형성한 후에, 본 발명은 후식각 공정(post etch treatment)을 실시해서 기판의 C 피크를 E+20 order 정도로 맞추어 C 오염을 줄인다. 후식각 공정은 반응 챔버의 압력을 50mT∼200mT로 유지한다. 본 발명에서는 후식각 공정시 CF4 및 O2가스를 사용하되, CF4 가스를 50sccm이상 적절하게는 50~90sccm, O2 가스를 100sccm 이상, 적절하게는 100~300sccm으로 한다. 또는, 후식각 공정시 CF4, CHF3, 및 O2가스를 사용하되, CF4와 CHF3의 가스 비를 2:1 이상, 적절하게는 2:1~5:1, CF4 가스를 30sccm이상, 적절하게는 30~70sccm, CHF3 가스를 30sccm 이하, 적절하게는 10~30sccm으로 한다. 또는, 후식각 공정시 O2 가스 또는 Ar 가스를 사용하되, O2 가스를 10sccm이하, 적절하게는 5~10sccm, Ar 가스를 500sccm이상, 500~900sccm으로 한다.
상기 산화막(112)의 식각 공정과 후식각 공정에서는 반응 챔버의 압력을 500mT이상, 적절하게는 500~900mT로 유지하거나, RF 전력을 200W∼1000W로 한다.
그리고 나서 도 3d에 도시된 바와 같이, 스페이서(112')를 마스크로 삼아 n형 불순물로서 P를 고농도로 이온 주입하여 소오스/드레인 영역(114)을 형성한다.
도 4a 및 도 4b는 본 발명에 따라 제조된 웨이퍼 센터 및 에지에서 스페이서 형태를 나타낸 도면들이다. 이들 도면에 도시된 바와 같이, 본 발명이 적용된 웨이퍼의 센터 및 에지에서는 균일한 스페이서의 두께를 확보할 수 있다.
도 5는 본 발명에 따른 제조 방법에 의해 C 농도 감소 프로파일을 나타낸 비교 그래프로서, SIMS(Secorndary Ion Mass Spectroscopy)를 통해 일반 식각 공정들(◆, ■)과 본 발명의 식각 공정(×)에 의해 발생된 C의 양을 비교한 것이다.
도 5를 참조하면, 그래프 ◆는 CF4 가스 사용, 후식각 공정(PET)을 미사용했을 경우의 측정 결과로서, C의 피크는 5.800E+21 order가 측정되었다. 그래프 ■는 CHF3/CF4 가스 사용, 후식각 공정(PET)을 미사용했을 경우의 측정 결과로서, C의 피크는 2.625E+21 order가 측정되었다. 반면에, 그래프 ×는 본 발명에 따라 CHF3/CF4 가스 사용, 후식각 공정(PET)이 사용되었을 때의 측정 결과로서, C의 피크는 4.266E+20 order/3.993E+20 order가 측정되었다. 이로 인해, 일반적인 스페이서 식각 공정에 의해서는 약 E+21 order의 C 피크를 얻지만, 본 발명에 따라 스페이서의 후식각 공정이 진행했을 때 약 E+20 order의 C 피크를 얻을 수 있다. 그러므로, 본 발명의 후식각 공정에 의해 기판의 C 오염을 줄일 수 있다.
따라서, 본 발명은 스페이서를 위한 산화막의 식각 공정시 웨이퍼 에지 급속의 식각 조건으로 진행하여 웨이퍼 센터와 에지에서 균일한 두께의 스페이서를 확보할 수 있다. 이로 인해, 웨이퍼 센터 및 에지에서 모두 SAC(Self-Align Contact) 공정에 유리한 스페이서 프로파일을 얻을 수 있다.
그리고 본 발명은 CHF3/CF4 및 O2가스를 이용한 후식각 공정을 진행하여 기판의 C 오염을 줄임으로써 소자의 전기적 특성을 향상시킨다.
Claims (9)
- 반도체 장치의 도전 라인 측벽에 산화물질로 이루어진 스페이서를 형성함에 있어서,반도체 기판의 활성 영역 위에 순차 적층된 도전 라인 및 하드 마스크를 형성하는 단계;상기 도전 라인 및 하드 마스크가 적층된 결과물 전면에 산화막을 형성하는 단계; 및반응 챔버 내의 후면 He 압력을 웨이퍼 센터보다 웨이퍼 에지에서 높게 유지하는 웨이퍼 에지 급속 조건으로, 상기 산화막을 건식 식각하여 상기 하드 마스크 및 도전 라인의 측벽에 스페이서를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 장치의 스페이서 제조 방법.
- 제 1항에 있어서, 상기 건식 식각은 반응 챔버 내의 후면 He 압력을 웨이퍼 센터에서 5~10mT, 웨이퍼 에지에서 20~50mT으로 유지하는 조건으로 진행하는 것을 특징으로 하는 반도체 장치의 스페이서 제조 방법.
- 제 1항에 있어서, 상기 건식 식각 공정은 CF4 또는 CHF3가스를 사용하는 것을 특징으로 하는 반도체 장치의 스페이서 제조 방법.
- 제 1항에 있어서, 상기 스페이서를 형성한 후에, 후식각 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 스페이서 제조 방법.
- 제 4항에 있어서, 상기 후식각 공정시 반응 챔버의 압력을 50mT∼200mT로 유지하는 것을 특징으로 하는 반도체 장치의 스페이서 제조 방법.
- 제 4항에 있어서, 상기 후식각 공정시 CF4 및 O2가스를 사용하되, CF4 가스를 50~90sccm, O2 가스를 100~300sccm으로 하는 것을 특징으로 하는 반도체 장치의 스페이서 제조 방법.
- 제 4항에 있어서, 상기 후식각 공정시 CF4, CHF3, 및 O2가스를 사용하되, CF4와 CHF3의 가스 비를 2:1~5:1, CF4 가스를 30~70sccm, CHF3 가스를 10~30sccm으로 하는 것을 특징으로 하는 반도체 장치의 스페이서 제조 방법.
- 제 4항 또는 제 7항에 있어서, 상기 후식각 공정시 O2 가스 또는 Ar 가스를 사용하되, O2 가스를 5~10sccm, Ar 가스를 500~900sccm으로 하는 것을 특징으로 하는 반도체 장치의 스페이서 제조 방법.
- 제 4항 또는 제 7항에 있어서, 상기 후식각 공정시의 반응 챔버의 압력을 500~900mT로 유지하거나, RF 전력을 200W∼1000W로 하는 것을 특징으로 하는 반도체 장치의 스페이서 제조 방법.
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| KR (1) | KR100745061B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100781047B1 (ko) * | 2006-08-31 | 2007-11-30 | 동부일렉트로닉스 주식회사 | 게이트 스페이서 형성 방법 및 이를 구현하기 위한 건식식각 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970052751A (ko) * | 1995-12-29 | 1997-07-29 | 김광호 | 실리콘 산화막의 건식 식각방법 및 그 최적화 방법 |
-
2001
- 2001-06-29 KR KR1020010037940A patent/KR100745061B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970052751A (ko) * | 1995-12-29 | 1997-07-29 | 김광호 | 실리콘 산화막의 건식 식각방법 및 그 최적화 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030002372A (ko) | 2003-01-09 |
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