KR101006511B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 반도체 기판을 NO가스 분위기에서 열처리하여 상기 기판의 표면 상에 제1질산화막을 형성함과 동시에 상기 제1질산화막 상에 열산화막을 성장시키는 단계; 상기 제1질산화막 및 열산화막이 형성된 기판의 결과물을 N2O가스 분위기에서 열처리하여 상기 기판 표면의 제1질산화막 부분에 상기 제1질화막과 질소 이온 농도가 상이한 제2질산화막을 형성하는 단계; 상기 제2질산화막, 제1질산화막 및 열산화막의 적층막으로 이루어진 게이트 절연막 상에 게이트도전막을 형성하는 단계; 상기 게이트도전막과 게이트절연막을 식각하여 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 기판의 표면 내에 LDD 영역을 형성하는 단계; 상기 게이트 전극의 양측면에 스페이서를 형성하는 단계; 상기 스페이서를 포함한 게이트 전극 양측의 기판의 표면 내에 소오스/드레인 영역을 형성하는 단계;를 포함한다. 본 발명에 따르면, 게이트 절연막 물질로서 산화막을 질산화막으로 대체하여 누설전류 특성을 향상시키고, 높은 농도의 질소 이온이 존재하는 제1질산화막은 보론이 침투하는 것을 방지하는 역할을 함으로써, 문턱전압이 변화하는 것을 방지할 수 있고, 또한, 제2질산화막은 핫캐리어 특성을 향상시키며, 질소 이온 농도가 낮아 채널의 전자 이동성(mobility)을 향상시킨다.
Description
도 1a 내지 도 1d은 종래의 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도 이다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
21 : 반도체 기판 22 : 소자분리막
23 : 열산화막 24a : 제1질산화막
24b : 제2질산화막 24 : 질산화막
25 : 폴리실리콘막 26 : 게이트전극
27 : LDD영역 28a : 스페이서산화막
28b : 스페이서질화막 28 : 스페이서
29 : 소오스/드레인 영역
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 게이트절연막을 형성하는 방법에 관한 것이다.
도 1a 내지 도 1d는 종래의 기술에 따른 반도체 소자의 제조방법을 도시한 공정별 단면도이다.
도 1a를 참조하면, 공지된 공정에 따라 반도체 기판(11)의 필드영역에 소자분리막(12)을 형성한다. 다음으로, 상기 반도체 기판(11) 상에 선택적으로 P형 또는 N형의 불순물을 선택적으로 주입하여 웰(도시안됨) 형성 및 트랜지스터의 문턱 전압(Threshold Voltage) 조절한다.
도 1b를 참조하면, 게이트를 형성하기 위해 잔존하는 산화막을 제거하는 불산 계열의 세정 공정을 진행하고, 그런다음, 게이트절연막 물질로서 열산화막(13)을 수소와 산소 가스를 사용하여 성장 시킨다. 이어서, 상기 열산화막 상에 게이트 도전막 물질로서 폴리실리콘막(14)을 증착한다.
도 1c를 참조하면, 상기 폴리실리콘막(14)과 열산화막(13)을 선택적으로 식각하여 게이트 전극(15)을 형성한다. 그런다음, 상기 게이트 전극(15) 양측의 기판 표면 내에 이온주입을 실시하여 LDD 영역(16)을 형성한다.
삭제
도 1d를 참조하면, 산화막(17a)과 질화막(17b)을 기판 전면에 증착한 후, 이를 식각하여 상기 게이트 전극(15)의 측벽에 스페이서(17)를 형성한다.
그런다음, 상기 스페이서(17)를 포함한 게이트 전극(15)을 마스크로 하여 N형 및 P형 불순물을 이온주입한 후, 결과물에 대하여 급속 열처리 공정을 진행하여 상기 스페이서(17)를 포함한 게이트 전극(15) 양측의 기판 표면 내에 소오스/드레인 영역(18)을 형성한다.
현재의 반도체 소자는 구동 능력을 높히고 소비 전력을 감소시키기 위하여 게이트 산화막 두께를 낮추고 있으며, 90nm급의 소자에서는 대략적으로 두께 15Å의 산화막을 요구하고 있다.
그러나, 상기 두께 대역에서는 게이트도전막 물질인 폴리막으로 부터 게이트절연막 물질인 산화막을 통한 전자의 다이렉트 터널링(Direct Tunneling)에 의해 게이트 누설 전류가 발생되어 기존 산화막으로는 게이트 누설 전류를 개선할 수 없다.
또한, 기존의 열산화막은 후속 이온주입에서 주입된 P형 게이트의 전극내의 보론이 후속 열처리 공정에서 게이트 산화막을 통과하여 채널 영역의 도핑 농도를 변화시켜 문턱 전압을 변화시키는 원이 된다. 이로인해, 후속 열처리 온도를 높일 수 없어 게이트 전극내에 주입된 이온들의 충분한 활성화가 어려워 원하지 않는 전기적 게이트 산화막 두께 증가로 문턱 전압이 증가되는 문제점을 안고 있다.
게다가, n형 트랜지스터의 경우에 핫 캐리어의 생성으로 인한 문턱 전압 변화의 문제가 발생된다.
부가해서, 게이트 산화막으로 NO가스에 의한 질화 산화막을 적용할 경우 게이트 누설 전류는 개선 되지만, 기판과 게이트 사환막 사이의 계면에 과도한 질소 이온의 증가로 채널 영역의 전자의 이동성(Mobility)를 저하시키며 NO가스 변화에 대한 급격한 문턱 전압 변화 문제를 발생 시킨다.
아울러, 내부 수증기 방식(ISSG)에 의한 질산화막을 적용할 경우 전자의 이동성, 게이트 누설전류등은 개선시킬 수 있지만, 웨이퍼 내의 두께 균일도(Uniformity)가 열악해져 불균일한 문턱전압이 발생되어 소자의 신뢰성을 저하 시킨다.
더욱이, 고유전물질(High-K)을 게이트 절연막으로의 적용은 해결되지 않은 공정 문제, 즉, 전자의 이동성 저하 및 열 안정성 저하로 인한 실리콘과의 결합 문제 등이 있어 적용하기에는 문제가 많다.
따라서, 상기와 같은 문제를 해결하기 위하여 안출된 본 발명은, 게이트 산화막의 누설전류 특성을 개선시키고, 문턱전압을 안정적으로 유지하며, 전자의 이동성을 개선시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판을 NO가스 분위기에서 열처리하여 상기 기판의 표면 상에 제1질산화막을 형성함과 동시에 상기 제1질산화막 상에 열산화막을 성장시키는 단계; 상기 제1질산화막 및 열산화막이 형성된 기판의 결과물을 N2O가스 분위기에서 열처리하여 상기 기판 표면의 제1질산화막 부분에 상기 제1질화막과 질소 이온 농도가 상이한 제2질산화막을 형성하는 단계; 상기 제2질산화막, 제1질산화막 및 열산화막의 적층막으로 이루어진 게이트 절연막 상에 게이트도전막을 형성하는 단계; 상기 게이트도전막과 게이트절연막을 식각하여 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 기판의 표면 내에 LDD 영역을 형성하는 단계; 상기 게이트 전극의 양측면에 스페이서를 형성하는 단계; 상기 스페이서를 포함한 게이트 전극 양측의 기판의 표면 내에 소오스/드레인 영역을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 제1질산화막은 600~900℃의 온도에서 8~10Å의 두께로 형성하며, 상기 제2질산화막은 800~1050℃의 온도에서 2~10Å의 두께로 형성한다.
또한, 상기 제2질산화막과 제1질산화막 및 열산화막의 두께의 합은 10~20Å로 하여 형성한다.
상기 게이트도전막은 폴리실리콘막으로 형성한다.
상기 게이트도전막은 폴리실리콘막으로 형성한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다. 이를 설명하면, 다음과 같다.
도 2a를 참조하면, 공지된 공정에 따라 반도체 기판(21)의 필드영역에 소자분리막(22)을 형성하고, 그런다음, 상기 반도체 기판(21) 상에 선택적으로 P형 또는 N형의 불순물을 선택적으로 주입하여 웰(도시안됨)의 N영역 및 P영역을 정의하고, 트랜지스터의 문턱 전압(Threshold Voltage) 조절한다. 이어서, 상기 불순물을 활성화시키기 위하여 반도체 기판(21)의 액티브영역 표면에 대해 열처리를 실시한다. 다음으로, 게이트를 형성하기 위해 잔존하는 산화막을 제거하는 불산 계열의 물질로 세정 공정을 진행한다.
도 2b를 참조하면, 상기 반도체 기판(21) 상에 NO가스를 이용하여 열산화막(23)을 3Å 이하의 두께로 성장 시키고, 동시에, 그 하부에 제1질산화막(24a)을 5~8Å의 두께로 성장시킨다. 그런다음, N2O 가스를 NO, O2, O 등으로 열분해시킨 상태에서, 이를 이용해서 제1질산화막(24a)을 재산화하여 상기 제1질산화막(24a) 아래의 기판(21)의 표면에 2~10Å의 두께로 제2질산화막(24b)을 성장시키고, 이를 통해, 제2질산화막(24b)과 제1질산화막(24a)을 포함하는 질산화막(24)을 형성한다. 여기서, 제1질산화막(24a)은 600~900℃의 온도에서 성장시키며, 제2질산화막(24b)은 800~1050℃의 온도에서 성장시킨다.
상기 질산화막(24)의 형성과정을 보다 자세히 살펴보면, 상기의 분해 가스, 예컨데, NO와 O2 및 O 성분은 성장된 열산화막(23)과 제1질산화막(24a)을 통과하여 확산되면서, 제1질산화막(24a) 내의 질소이온의 분포를 넓게 퍼지게 하고 또한, 기판의 실리콘과 반응해 제2질산화막(24b)을 형성한다.
여기서, 상기 질산화막(24)은 열산화막(23)과의 계면의 질소이온의 농도는 10%이상 다량 함유되어 있고, 질소 농도가 점차 낮아져 기판(21)과의 계면에서는 질소 이온의 농도가 1% 이하인 특성을 갖는다.
따라서, 높은 농도의 질소 이온이 존재하는 제1질산화막(25a)과 열산화막(24)과의 계면은 보론이 침투하는 것을 방지하는 역할을 함으로써, 문턱전압이 변화하는 것을 방지한다. 또한, 질소 이온 농도가 낮은 제2질산화막(25b)과 기판(21)과의 계면에서는 핫캐리어 특성이 향상되며, NO가스로 성장된 질산화막을 게이트 절연막으로 적용하는 경우 보다 질소 이온 농도가 낮아 채널의 전자 이동성(mobility)이 개선 된다.
여기서, 상기 제2질산화막(24b)과 제1질산화막(24a) 및 열산화막(23)을 합한 최종 게이트절연막의 두께는 10~20Å로 하여 성장시킨다.
또한, 최종 질산화막(24)의 두께 균일도는 NO가스에 이해 성장된 제1질화산화막(24a)의 질소이온 분포 균일도, 특히, 기판과의 계면에 존재하는 제2질산화막(24b)의 질소 이온 분포균일도와 관련 있으며, 그 계면에 존재하는 질소 이온은 매우 균일하게 분포하여 최종 질산화막(24)의 두께 균일도는 매우 양호하다.
도 2c를 참조하면, 상기 제2질산화막(24b)과 제1질산화막(24a) 및 열산화막(23)으로 이루어진 게이트절연막 상에 게이트도전막 물질로서 폴리실리콘막(25)을 증착한다.
도 2d를 참조하면, 상기 폴리실리콘막(25)과 열산화막(23) 및 질산화막(24)을 차례로 식각하여 게이트절연막과 게이트도전막의 적층구조인 게이트전극(26)을 형성한다. 이때, 상기 식각은 HBr 가스가 포함된 비등방성 건식각 방법으로 실시한다. 이어서, 선택적 식각 공정 진행시 기판에 가해진 플라즈마 데미지 등을 제거하기 위해 산소 분위기에서 열처리를 실시한다.
다음으로, 상기 게이트 전극(26)의 양측의 기판 액티브 영역에 이온 주입을 실시하여 LDD영역(27)을 형성한다.
도 2e를 참조하면, 상기 기판 결과물 상에 스페이서용 산화막(28a)과 스페이서용 질화막(28b)을 차례로 증착한 후, 이를 식각하여 상기 게이트 전극(26) 측벽에 스페이서(28)를 형성한다. 여기서, 상기 스페이서용 산화막(28a) 물질로는 저압 실리콘 산화막(LP-TEOS)을 사용하며, 스페이서용 질화막(28b) 물질로는 실리콘 질화막(Si3N4)을 사용한다.
그런다음, 상기 스페이서(28)를 포함한 게이트 전극(26)을 마스크로 하여 N형 및 P형 불순물을 선택적으로 게이트 전극(26) 및 기판(21)에 이온주입한 후, 급속 열처리 공정을 진행하여 상기 스페이서(28)를 포함한 게이트 전극(26) 양측의 기판의 표면 내에 소오스/드레인 영역(29)을 형성한다.
본 발명에 따르면, 게이트 절연막 물질로서 산화막을 질산화막으로 대체하여 누설전류 특성을 향상시키고, 높은 농도의 질소 이온이 존재하는 제1질산화막은 보론이 침투하는 것을 방지하는 역할을 함으로써, 문턱전압이 변화하는 것을 방지할 수 있고, 제2질산화막은 질소 이온 농도가 낮아 채널의 전자 이동성이 향상 된다.
본 발명에 따르면, 게이트 절연막 물질로서 산화막을 질산화막으로 대체하여 누설전류 특성을 향상시키고, 높은 농도의 질소 이온이 존재하는 제1질산화막은 보론이 침투하는 것을 방지하는 역할을 함으로써, 문턱전압이 변화하는 것을 방지할 수 있고, 또한, 제2질산화막은 핫캐리어 특성을 향상시키며, 질소 이온 농도가 낮아 채널의 전자 이동성을 향상시킨다. 따라서, 게이트 공정의 신뢰성을 더함은 물론, 수율을 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (6)
- 반도체 기판을 NO가스 분위기에서 열처리하여 상기 기판의 표면 상에 제1질산화막 및 열산화막을 동시에 성장시키는 단계;상기 제1질산화막 및 열산화막을 N2O가스 분위기에서 열처리하여 상기 기판 표면 상부와 상기 제1질산화막 내에 질소 이온 농도가 상이한 제2질산화막을 형성하는 단계;상기 제2질산화막, 제1질산화막 및 열산화막의 적층막으로 이루어진 게이트 절연막 상에 게이트도전막을 형성하는 단계;상기 게이트도전막과 게이트절연막을 식각하여 게이트 전극을 형성하는 단계;상기 게이트 전극 양측의 기판의 표면 내에 LDD 영역을 형성하는 단계;상기 게이트 전극의 양측면에 스페이서를 형성하는 단계;상기 스페이서를 포함한 게이트 전극 양측의 기판의 표면 내에 소오스/드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 의하여, 상기 제1질산화막은 600~900℃의 온도에서 8~10Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 의하여, 상기 제2질산화막은 800~1050℃의 온도에서 2~10Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 의하여, 상기 제2질산화막과 제1질산화막 및 열산화막의 두께의 합은 10~20Å로 하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 의하여, 상기 게이트도전막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 의하여, 상기 질소 이온 농도는 열산화막과 접해있는 제1질산화막 표면이 가장 높으며, 기판 표면 쪽으로 이동시 점차 낮은 농도 분포를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
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