KR20050053247A - 반도체 소자의 제조방법 - Google Patents
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- H01L29/66409—Unipolar field-effect transistors
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명은, 반도체 기판 상에 산화막을 형성하는 단계; 상기 산화막 표면을 플라즈마에 의해 생성된 래디컬 질소를 이용하여 질화시켜서 질화산화막을 형성하는 단계; 상기 기판 결과물 상에 플라즈마에 의해 발생하는 데미지를 제거하기 위해 열처리 하는 단계; 상기 질화산화막 상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막과 질화산화막 및 산화막을 식각하여 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 기판 표면에 LDD 영역을 형성하는 단계; 상기 게이트 전극을 포함한 기판 결과물 상에 저압 실리콘 산화막 및 실리콘 질화막을 형성하는 단계; 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 상기 게이트 전극 양측의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계; 및 상기 게이트 전극과 소오스/드레인 영역 표면 상에 금속 실리사이드막을 형성하는 단계를 포함한다. 본 발명에 따르면, 플라즈마에 의해 생성된 래디컬 산소 이온을 이용하여 산화막을 형성한 후에 래디컬 질소 이온을 사용하여 산화막의 표면을 질화시켜서 질화산화막을 형성함으로써 후속 열 공정에 의해서 게이트 전극 내에 보론(B) 이온이 산화막 및 채널 영역으로 침투되는 것을 방지할 수 있으며, 불순물에 대한 저항성이 뛰어나 핫 캐리어의 유입을 방지할 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 래디컬 산소 이온 및 질소 이온을 사용하여 질화산화막을 형성하고 이를 게이트 절연막으로 사용함으로써 전자/정공의 이동성(Mobility)을 개선시켜 소자의 구동 능력을 향샹시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
현재 반도체 소자는 구동 능력을 높이고 소비 전력을 감소시키기 위해 게이트 산화막의 두께를 낮추고 있으며, 0.9㎛의 소자에서는 대략적으로 15Å의 두께를 가지는 게이트 산화막을 요구하고 있다. 기존의 열 산화 공정에 의해 형성된 산화막은 절연막의 낮은 물리적인 두께로 인해 산화막을 통한 누설전류가 급격히 증가되어 기존의 산화막을 게이트 절연막으로 적용하기가 어렵다.
도 1a 내지 도 1e는 종래 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a에 도시된 바와 같이, 소자간 격리를 위해 소자분리공정(STI: Shallow Trench Isolation)을 진행한 후에 실리콘 기판(1) 내에 소자분리막(3)을 형성하고, P웰 및 N웰 공정을 진행하여 상기 기판(1) 내에 상기 소자분리막(3)을 경계로 P웰(5) 및 N웰(7)을 형성한다.
그 다음, 트랜지스터의 문턱 전압을 조절하기 위해 P형 또는 N형 불순물을 주입하고, 주입된 불순물들의 활성화를 위해 열처리 공정을 진행한다.
이어서, 도 1b에 도시된 바와 같이, 상기 트랜지스터의 게이트를 형성하기 위해 기판(1) 상에 게이트 산화막(9)을 형성하고, 게이트 전극을 형성하기 위해 게이트 산화막(9) 상에 폴리실리콘막(11)을 형성한다.
그 다음, 도 1c에 도시된 바와 같이, 상기 폴리실리콘막(11)과 게이트 산화막(9)을 선택적으로 식각하여 게이트 전극(13)을 형성하고, 산소 분위기에서 어닐링 공정을 진행한 후에 게이트 전극 양측 기판 상에 이온을 주입하여 LDD(Lightly Doped Drain : 15a, 15b) 영역을 형성한다.
이어서, 도 1d에 도시된 바와 같이, 상기 게이트 전극(13) 양측벽 및 기판(1) 상에 저압 실리콘산화막(LP-TEOS : 17)과 실리콘 질화막(19)을 형성한 후 이방성 식각을 진행하여 상기 게이트 전극(13) 측벽에 스페이서를 형성하고, 게이트 전극(13) 및 기판(1) 상에 이온 주입을 실시하고 급속 열처리 공정을 진행하여 트랜지스터의 소오스(21a) 및 드레인 영역(21b)을 형성한다.
그 다음, 도 1e에 도시된 바와 같이, 상기 게이트 전극의 표면 및 소오스 및 드레인 영역의 표면에 자기 정렬 코발트 실리사이드막(23a, 23b)을 형성한 후에 게이트 전극을 포함한 기판 상에 절연막(25)을 형성하고, 콘택 식각 공정을 통해 소오스 및 드레인 영역에 금속배선 공정을 진행하여 반도체 소자를 완성한다.
그러나, 도 1c에서와 같이, LDD 및 소오스/드레인 이온 주입 공정에서 PMOS 트랜지스터에서 게이트 전극 내의 보론(B)이 후속 열처리 공정에서 게이트 산화막을 통과하여 채널영역으로 침투해 채널 영역의 도핑 농도를 변화시켜 문턱 전압을 변화시키는 원인이 된다. 이로 인해, 후속 열처리 공정에서 열처리 온도를 높일 수 없게 되어 게이트 전극 내에 주입된 이온들의 충분한 활성화가 어려워 게이트 전극 내에 불순물의 농도가 감소되는 절연 영역이 발생된다. 따라서, 원하지 않는 전기적 게이트 산화막 두께가 증가되어 문턱 전압이 증가되는 문제점을 가지게 된다.
또한, NMOS 트랜지스터의 경우에는 소오스에서 드레인으로 이동하는 전자/정공이 드레인 영역 근처에서 전계로부터 실리콘 기판과 게이트 산화막 계면의 에너지 장벽보다 높은 에너지를 얻어 게이트 산화막 내로 유입되는 핫 캐리어 현상이 발생되어 문턱 전압이 변하는 문제가 발생하게 된다.
따라서, 본 발명은 상기와 같은 종래 문제점을 해결하기 위해 안출된 것으로서, 래디컬 산소 이온 및 질소 이온을 사용하여 질화산화막을 형성하고 이를 게이트 절연막으로 사용함으로써 전자/정공의 이동성을 개선시켜 소자의 구동 능력을 향샹시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 산화막을 형성하는 단계; 상기 산화막 표면을 플라즈마에 의해 생성된 래디컬 질소를 이용하여 질화시켜서 질화산화막을 형성하는 단계; 상기 기판 결과물 상에 플라즈마에 의해 발생하는 데미지를 제거하기 위해 열처리 하는 단계; 상기 질화산화막 상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막과 질화산화막 및 산화막을 식각하여 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 기판 표면에 LDD 영역을 형성하는 단계; 상기 게이트 전극을 포함한 기판 결과물 상에 저압 실리콘 산화막 및 실리콘 질화막을 형성하는 단계; 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 상기 게이트 전극 양측의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계; 및 상기 게이트 전극과 소오스/드레인 영역 표면 상에 금속 실리사이드막을 형성하는 단계를 포함한다.
여기에서, 상기 산화막을 형성하는 단계는 플라즈마에 의해 생성된 래디컬 산소 가스를 사용하며, 0.5∼10mTorr의 압력, 100∼300W의 플라즈마 파워, 650∼800℃의 온도, 50∼300sccm의 산소 가스를 사용하여 수행하며, 상기 산화막은 8∼15Å의 두께로 형성한다.
상기 질화산화막은 플라즈마에 의해 생성된 라디컬 질소 이온을 사용하며, 0.5∼10mTorr의 압력, 100∼300W의 플라즈마 파워, 650∼800℃의 온도, 50∼400sccm의 질소 가스를 사용하여 수행한다.
상기 열처리 공정은 급속 열처리 공정으로 진행하며, 10Torr이하의 압력, 850∼1000℃의 온도에서 산소 가스 또는 질소 가스를 사용하여 수행한다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a에 도시된 바와 같이, 소자간 격리를 위해 소자분리공정(STI: shallow trench isolation)을 진행하여 실리콘 기판(31) 내에 소자분리막(33)을 형성하고, P웰 및 N웰 공정을 진행하여 상기 기판(31) 내에 상기 소자분리막(33)을 경계로 P웰(31a) 및 N웰(31b)을 형성한다.
그 다음, 트랜지스터의 문턱 전압을 조절하기 위해 P형 또는 N형 불순물을 주입하고, 주입된 불순물들의 활성화를 위해 열처리 공정을 진행한다.
이어서, 도 2b에 도시된 바와 같이, 트랜지스터의 게이트를 형성하기 위해 기판(31) 상에 플라즈마에 의해 생성된 래디컬 산소 가스를 이용하여 산화막(35)을 형성하고, 계속해서, 상기 산화막(35) 표면을 플라즈마에 의해 생성된 래디컬 질소 가스를 이용하여 질화시켜서 질화산화막(37)을 형성한다.
여기에서, 산화막(35)을 형성하기 위해 0.5∼10mTorr의 압력, 100∼300W의 플라즈마 파워, 650∼800℃의 온도와 50∼300sccm의 산소 가스를 사용하여 공정을 수행하며, 산화막(35)을 8∼15Å의 두께로 가변하여 형성할 수 있다.
또한, 질화산화막(37)을 형성하기 위한 공정 조건은 산화막(35)을 형성하기 위한 공정 조건과 동일하며, 질소 이온 농도를 12∼25%정도로 사용하고, 산소 가스 대신 질소 가스를 50∼400sccm 사용하여 질화산화막(37)을 형성한다. 그리고, 산화막(35) 표면을 질화시켜서 질화산화막(37)을 형성할 때에 질화산화막의 두께가 증가되는데 최종 질화산화막(37)을 13∼17Å의 두께로 형성한다.
그 다음, 질화산화막(37)을 형성한 후에 플라즈마에 의한 데미지를 보상하기 위해 기판(31) 결과물 상에 급속 열처리 공정을 10Torr이하의 압력과 850∼1000℃의 온도에서 산소 가스 또는 질소 가스 분위기에서 진행한다.
이어서, 도 2c에 도시된 바와 같이, 상기 게이트 전극을 형성하기 위해 질화산화막(37) 상에 폴리 실리콘막(39)을 형성한다.
그 다음, 도 2d에 도시된 바와 같이, 상기 폴리 실리콘막(39)과 질화산화막(37) 및 산화막(35)을 식각하여 게이트 전극(41)을 형성한다. 이때, 게이트 전극(41)을 형성하기 위한 식각 공정은 HBr 가스가 포함된 비등방성 식각 공정을 진행한다.
이후, 기판 결과물 상에 플라즈마에 의한 데미지를 보상하기 위해 산소 가스 분위기에서 열처리를 진행하고, 게이트 전극(41) 양측의 기판 표면에 이온을 주입하여 LDD 영역(43a, 43b)을 형성한다.
이어서, 도 2e에 도시된 바와 같이, 게이트 전극(41) 양측벽 및 기판(31) 상에 저압 실리콘산화막(LP-TEOS : 45)과 실리콘 질화막(47)을 형성한 후 이방성 식각을 진행하여 상기 게이트 전극(41) 측벽에 스페이서를 형성한다. 그 다음, 상기 게이트 전극 양측의 기판 표면 내에 n형 및 p형 불순물을 주입하여 소오스/드레인(49a, 49b) 영역을 형성한다.
그 다음, 상기 게이트 전극(41)의 표면 및 소오스/드레인 영역의 표면 상에 자기 정렬 코발트실리사이드막(51a, 51b)을 형성하고, 게이트 전극을 포함한 기판 상에 절연막(53)을 형성한다. 그 다음, 도시하지는 않았지만, 후속 공정을 진행하여 반도체 소자를 완성한다.
상기와 같이, 플라즈마에 의해 생성된 래디컬 산소 가스를 이용하여 산화막을 형성한 후에 래디컬 질소 가스를 사용하여 산화막의 표면을 질화시켜서 질화산화막을 형성함으로써 후속 열 공정에 의해서 게이트 전극 내에 보론(B) 이온이 산화막 및 채널 영역으로 침투되는 것을 방지할 수 있으며, 불순물에 대한 저항성이 뛰어나 핫 캐리어의 유입을 방지할 수 있다.
또한, 열 공정에 의한 질화산화막을 산화막으로 적용시 전자/정공의 이동성이 감소되어 소자의 특성이 저하되지만, 질화산화막을 게이트 절연막으로 사용함으로써 전자/정공의 이동성을 개선시켜 소자의 구동 능력을 향샹시킬 수 있다.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명에 따르면 래디컬 산소 가스 및 질소 가스를 이용하여 산화막 및 질화산화막을 형성하고 이를 게이트 절연막으로 사용함으로써 게이트 전극 내에 보론 이온이 게이트 산화막 및 채널 영역으로 침투되는 것을 방지할 수 있다.
또한, 질화산화막을 게이트 절연막으로 사용함으로써 전자/정공의 이동성을 개선시켜 소자의 구동 능력을 향샹시킬 수 있다.
도 1a 내지 도 1e는 종래 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
31 : 실리콘 기판 33 : 소자분리막
35 : 산화막 37 : 질화산화막
39 : 폴리실리콘막 41 : 게이트 전극
45 : 저압 실리콘산화막 47 : 실리콘 질화막
53 : 절연막
Claims (5)
- 반도체 기판 상에 산화막을 형성하는 단계;상기 산화막 표면을 플라즈마에 의해 생성된 래디컬 질소를 이용하여 질화시켜서 질화산화막을 형성하는 단계;상기 기판 결과물 상에 플라즈마에 의해 발생하는 데미지를 제거하기 위해 열처리 하는 단계;상기 질화산화막 상에 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막과 질화산화막 및 산화막을 식각하여 게이트 전극을 형성하는 단계;상기 게이트 전극 양측의 기판 표면에 LDD 영역을 형성하는 단계;상기 게이트 전극을 포함한 기판 결과물 상에 저압 실리콘 산화막 및 실리콘 질화막을 형성하는 단계;상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계;상기 게이트 전극 양측의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계; 및상기 게이트 전극과 소오스/드레인 영역 표면 상에 금속 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 산화막을 형성하는 단계는 플라즈마에 의해 생성된 래디컬 산소 가스를 사용하며, 0.5∼10mTorr의 압력, 100∼300W의 플라즈마 파워, 650∼800℃의 온도, 50∼300sccm의 산소 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 산화막은 8∼15Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 질화산화막은 플라즈마에 의해 생성된 라디컬 질소 이온을 사용하며, 0.5∼10mTorr의 압력, 100∼300W의 플라즈마 파워, 650∼800℃의 온도, 50∼400sccm의 질소 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 열처리 공정은 급속 열처리 공정으로 진행하며, 10Torr이하의 압력, 850∼1000℃의 온도에서 산소 가스 또는 질소 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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- 2003-12-02 KR KR1020030086887A patent/KR20050053247A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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