KR20030034956A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 소자의 신뢰성을 향상시키도록 한 반도체 소자의 제조방법에 관한 것으로서, 활성 영역과 필드 영역으로 정의된 반도체 기판의 필드 영역에 소자 격리막을 형성하는 단계와, 상기 반도체 기판의 활성 영역에 선택적으로 n형 및 p형 불순물 이온을 주입하여 반도체 기판의 표면내에 n-웰 영역 및 p-웰 영역을 형성하는 단계와, 상기 반도체 기판상에 제 1 질화 산화막, 산화막, 제 2 질화 산화막을 차례로 형성하여 적층된 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 폴리 실리콘막을 형성하는 단계와, 상기 폴리 실리콘막 및 게이트 절연막을 선택적으로 제거하여 제 1, 제 2 게이트 전극을 형성하는 단계와, 상기 제 1, 제 2 게이트 전극 양측의 반도체 기판 표면내에 LDD 영역을 형성하는 단계와, 상기 제 1, 제 2 게이트 전극의 양측면에 측벽 스페이서를 형성하는 단계와, 상기 제 1, 제 2 게이트 전극 및 측벽 스페이서 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 제조방법{method for manufacturing of semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 소자의 신뢰성을 향상시키는데 적당한 반도체 소자의 제조방법에 관한 것이다.
현재의 반도체 논리 소자는 문턱 전압의 용이한 조절을 위해 NMOS 트랜지스터의 게이트 전극에는 아세닉(As) 또는 인(P)을, PMOS 트랜지스터의 게이트 전극을 보론(B)을 도핑된 폴리 실리콘을 적용하고 있다.
하지만, PMOS 트랜지스터의 보론은 후속 열공정에서 게이트 산화막을 통과해 채널 영역으로 침투해 채널의 도핑 농도를 변화시켜 심각한 문턱 전압 변화를 발생시키는 보론 침투 문제를 안고 있다.
또한, NMOS 트랜지스터의 경우, 핫 캐리어에 의해 문턱 전압 변화 등의 소자의 신뢰성에 큰 문제를 야기하고 있다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 활성 영역과 필드 영역으로 정의된 반도체 기판(11)의 필드 영역에 소자 격리막(12)을 형성하고, 상기 소자 격리막(12)에 의해 격리된 반도체 기판(11)의 활성 영역에 선택적으로 n형 및 p형 불순물 이온을 주입하여 반도체 기판(11)의 표면내에 n-웰(n-well) 영역(13) 및 p-웰(p-well) 영역(14)을 각각 형성한다.
여기서 상기 소자 격리막(12)은 반도체 기판(11)의 필드 영역을 소정 깊이로 식각하여 트랜치를 형성한 후 상기 트랜치의 내부에 절연 물질을 매립하여 형성한다.
이어, 상기 n-웰 영역(13) 및 p-웰 영역(14)에 주입된 불순물들의 활성화를위해 열처리 공정을 실시한다.
도 1b에 도시한 바와 같이, 상기 반도체 기판(11)의 전면에 게이트 산화막(15)을 형성하고, 상기 게이트 산화막(15)상에 불순물이 도핑되지 않는 폴리 실리콘막(16)을 약 2500Å 두께로 증착한다.
여기서 상기 게이트 산화막(15)을 형성하기 전에 반도체 기판(11)의 표면에 잔존하는 산화막을 제거하는 불화 수소산 계열의 클리닝 공정을 진행한다.
그리고 상기 클리닝 공정 후 800~900℃의 온도에서 수소와 산소 가스를 사용하여 산화막을 성장시키어 게이트 산화막(15)을 형성한다.
도 1c에 도시한 바와 같이, 상기 폴리 실리콘막(16)내에 선택적으로 n형 및 p형 불순물 이온을 주입한다.
즉, p형 게이트 전극이 형성될 영역에 마스킹을 한 상태에서 n형 게이트 전극이 형성될 영역에는 n형 불순물 이온(As 또는 P)을 주입하고, 반대로 n형 게이트 전극이 형성될 영역을 마스킹 한 후 p형 게이트 전극이 형성될 영역에 p형 불순물 이온(B)을 주입한다.
이어, 포토리소그래피 및 식각 공정을 통해 상기 폴리 실리콘막(16) 및 게이트 산화막(15)을 선택적으로 제거하여 제 1, 제 2 게이트 전극(16a,16b)을 각각 형성한다.
그리고 상기 제 1, 제 2 게이트 전극(16a,16b)을 마스크로 이용하여 상기 반도체 기판(11)의 전면에 선택적으로 저농도의 n형 및 p형 불순물 이온을 주입하여 상기 제 1, 제 2 게이트 전극(16a,16b) 양측의 반도체 기판(11) 표면내에 LDD영역(17)을 형성한다.
여기서 상기 LDD 영역(17)을 형성할 때 상기 n-웰 영역(13)이 형성된 반도체 기판(11)에는 저농도 p형 불순물 이온을 주입하고, 상기 p-웰 영역(14)이 형성된 반도체 기판(11)에는 저농도 n형 불순물 이온을 주입한다.
도 1d에 도시한 바와 같이, 상기 제 1, 제 2 게이트 전극(16a,16b)을 포함한 반도체 기판(11)의 전면에 저압 실리콘 산화막(LP-TEOS막)(18)과 실리콘 질화막(Si3N4)(19)을 차례로 증착한 후 에치백(etch back) 공정을 실시하여 상기 제 1, 제 2 게이트 전극(16a,16b)의 양측면에 측벽 스페이서(20)를 형성한다.
이어, 상기 제 1, 제 2 게이트 전극(16a,16b) 및 측벽 스페이서(20)를 마스크로 이용하여 상기 반도체 기판(11)의 전면에 선택적으로 고농도의 n형 및 p형 불순물 이온을 주입한 후 급속 열처리 공정을 진행하여 NMOS 트랜지스터 및 PMOS 트랜지스터의 소오스/드레인 불순물 영역(21)을 각각 형성한다.
여기서 상기 소오스/드레인 불순물 영역(21)을 형성할 때 상기 n-웰 영역(13)이 형성된 반도체 기판(11)에는 고농도 p형 불순물 이온을 주입하고, 상기 p-웰 영역(14)이 형성된 반도체 기판(11)에는 고농도 n형 불순물 이온을 주입한다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 게이트 산화막을 산소와 수소 가스로 성장시킨 경우 후속 공정인 LDD형성과 소오스/드레인 형성 공정에서 p형 트랜지스터의 게이트 전극내에 주입된 보론이 이후 열처리 공정에서 게이트 산화막을 통과하여 채널 영역으로 침투하는 것을 방지할 수 없어 채널 영역의 도핑 농도를 변화시켜 문턱 전압 등의 변화에 의해 소자의 신뢰성이 저하된다.
이로 인하여 후속 열처리 공정의 온도를 높일 수 없어, 접합 깊이의 감소로 접합 누설 전류가 증가되고, 게이트 전극내에 주입된 이온들의 충분한 활성화가 어려워 게이트 전극내에 불순물 농도가 감소되어 절연 영역이 발생되어 게이트 산화막의 두께가 증가되어 문턱 전압이 증가된다.
둘째, n형 트랜지스터의 경우에 소오스에서 드레인으로 이동하는 전자/정공이 전계로부터 실리콘 기판과 게이트 산화막 계면의 에너지 장벽보다 높은 에너지를 얻어 게이트 산화막내로 유입(핫 캐리어)되어 문턱 전압 감소 등의 문제가 발생한다.
여기서 핫 캐리어(Hot carrier)란 캐리어(전자 또는 정공)가 주위 온도에 의해 얻을 수 있는 운동 에너지 보다 게이트에 가해지는 높은 전계에 의해 더 많은 운동 에너지를 얻을 수 있는데, 이러한 캐리어를 핫 캐리어라 부른다. 이 핫 캐리어는 숏 채널(short channel) 디바이스에서 문턱 전압 변화 등에 영향을 미친다.
한편, 종래에는 핫 캐리어 특성 개선을 위해 NMOS 트랜지스터용 마스킹을 하여 아세닉 이온 주입 공정을 진행한 후 포토레지스트를 제거한다. 이후 2개의 게이트 산화막을 사용하는 소자의 핫 캐리어 저항성 향상을 위해 또 다른 마스킹 작업을 한 후 인과 질소 이온 주입 공정을 진행한다. 이후 PMOS 트랜지스터용 마스킹작업을 하여 보론을 이온 주입한다.
따라서 종래에는 핫 캐리어에 대한 저항성 개선을 위해 적용하는 공정의 수가 너무 많고, 마스킹 수 또한 많은 문제점이 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 문턱 전압의 변화에 의해 소자의 신뢰성이 저하되는 것을 방지하도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자 격리막
33 : n-웰 영역 34 : p-웰 영역
35 : 게이트 절연막 36 : 폴리 실리콘막
37 : LDD 영역 40 : 측벽 스페이서
41 : 소오스/드레인 불순물 영역
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 활성 영역과 필드 영역으로 정의된 반도체 기판의 필드 영역에 소자 격리막을 형성하는 단계와, 상기 반도체 기판의 활성 영역에 선택적으로 n형 및 p형 불순물 이온을 주입하여 반도체 기판의 표면내에 n-웰 영역 및 p-웰 영역을 형성하는 단계와, 상기 반도체 기판상에 제 1 질화 산화막, 산화막, 제 2 질화 산화막을 차례로 형성하여 적층된 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 폴리 실리콘막을 형성하는 단계와, 상기 폴리 실리콘막 및 게이트 절연막을 선택적으로 제거하여 제 1, 제 2 게이트 전극을 형성하는 단계와, 상기 제 1, 제 2 게이트 전극 양측의 반도체 기판 표면내에 LDD 영역을 형성하는 단계와, 상기 제 1, 제 2 게이트 전극의 양측면에 측벽 스페이서를 형성하는 단계와, 상기 제 1, 제 2 게이트 전극 및 측벽 스페이서 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 활성 영역과 필드 영역으로 정의된 반도체 기판(31)의 필드 영역에 소자 격리막(32)을 형성하고, 상기 소자 격리막(32)에 의해 격리된 반도체 기판(31)의 활성 영역에 선택적으로 n형 및 p형 불순물 이온을 주입하여 반도체 기판(31)의 표면내에 n-웰(n-well) 영역(33) 및 p-웰(p-well) 영역(34)을 각각 형성한다.
여기서 상기 소자 격리막(32)은 반도체 기판(31)의 필드 영역을 소정 깊이로 식각하여 트랜치(trench)를 형성한 후 상기 트랜치의 내부에 절연 물질을 매립하여 형성하는 STI(Shallow Trench Isolation) 공정을 이용하여 형성한다.
이어, 상기 n-웰 영역(33) 및 p-웰 영역(34)에 주입된 불순물들의 활성화를 위해 열처리 공정을 실시한다.
도 2b에 도시한 바와 같이, 상기 반도체 기판(31)의 표면에 잔존하는 산화막은 NH4OH : H2O2: H2O를 1 : 1 : 5의 비율로 섞은 용액으로 세정한 후 불산 계열의 용액으로 세정하여 제거한다.
이어, 상기 반도체 기판(31)상에 제 1 질화 산화막(35a), 산화막(35b), 제 2 질화 산화막(35c)으로 이루어진 게이트 절연막(35)을 형성한다.
여기서 상기 게이트 절연막(35)은 750 ~ 950℃의 온도에서 산화 질소(NO) 가스를 주입하여 상기 반도체 기판(31)의 표면에 제 1 질화 산화막(35a)을 8 ~ 10Å 두께로 형성하고, 산소 가스만을 주입하여 상기 제 1 질화 산화막(35a)의 하부에 산화막(35b)을 형성한다.
그리고 산화 질소 가스를 주입하여 상기 산화막(35b)과 반도체 기판(31)의 계면에 제 2 질화 산화막(35c)을 1 ~ 3Å 두께로 형성한다.
한편, 상기 산화막(35b)은 게이트 산화막의 두께 조절을 위해 가변적이다.
여기서 상기 게이트 절연막(35)의 성장 원리에 대해 설명하면, 산소는 기판의 실리콘과 반응하여 SiO2를 성장하게 되는데, 실리콘 기판위에 산화막을 2회 이상 성장시킬 때 먼저 성장시킨 산화막 밑으로 다음 산화막이 성장하게 되며, 마지막에 성장시킨 산화막이 산화막의 제일 밑에 층(기판과 산화막 계면)에 성장되어 존재하게 되는 특성이 있다.
이어, 상기 제 1 질화 산화막(35a)을 성장시키기 전에 진행 장치로의 웨이퍼 전송시와 공정 온도를 올릴 때 성장된 자연 산화막을 HF : H2O를 1 : 99 비율로 섞은 용액으로 세정하여 제거한다.
이때 상기 제 1 질화 산화막(35a)이 불화 수소산에 의한 반도체 기판(31)의 식각 작용을 방지하게 되며, 게이트 산화막 성장 장치가 자연 산화막을 방지할 수 있는 장치이면 상기 불화 수소산에 의한 자연 산화막의 제거 단계를 생략할 수 있다.
여기서 상기 제 1 질화 산화막(35a), 산화막(35b), 제 2 질화 산화막(35c)은한 장치에서 한 공정으로 이루어진다.
한편, 상기 제 1 질화 산화막(35a)의 질소 농도가 상기 제 2 질화 산화막(35c)의 질소 농도보다 1.5배 이상 많게 형성한다.
이어, 상기 게이트 절연막(35)상에 불순물 이온이 도핑되지 않는 폴리 실리콘막(36)을 약 2500Å 두께로 증착한다.
도 2c에 도시한 바와 같이, 상기 폴리 실리콘막(36)내에 선택적으로 n형 및 p형 불순물 이온을 주입한다.
즉, p형 게이트 전극이 형성될 영역에 마스킹을 한 상태에서 n형 게이트 전극이 형성될 영역에는 n형 불순물 이온(As 또는 P)을 주입하고, 반대로 n형 게이트 전극이 형성될 영역을 마스킹 한 후 p형 게이트 전극이 형성될 영역에 p형 불순물 이온(B)을 주입한다.
이어, 포토리소그래피 및 식각 공정을 통해 상기 폴리 실리콘막(36) 및 게이트 절연막(35)을 선택적으로 제거하여 제 1, 제 2 게이트 전극(36a,36b)을 각각 형성한다.
그리고 상기 제 1, 제 2 게이트 전극(36a,36b)을 마스크로 이용하여 상기 반도체 기판(31)의 전면에 선택적으로 저농도의 n형 및 p형 불순물 이온을 주입하여 상기 제 1, 제 2 게이트 전극(36a,36b) 양측의 반도체 기판(31) 표면내에 LDD 영역(37)을 형성한다.
여기서 상기 LDD 영역(37)을 형성할 때 상기 n-웰 영역(33)이 형성된 반도체 기판(31)에는 저농도 p형 불순물 이온을 주입하고, 상기 p-웰 영역(34)이 형성된반도체 기판(31)에는 저농도 n형 불순물 이온을 주입한다.
도 2d에 도시한 바와 같이, 상기 제 1, 제 2 게이트 전극(36a,36b)을 포함한 반도체 기판(31)의 전면에 저압 실리콘 산화막(LP-TEOS막)(38)과 실리콘 질화막(Si3N4)(39)을 차례로 증착한 후 에치백 공정을 실시하여 상기 제 1, 제 2 게이트 전극(36a,36b)의 양측면에 측벽 스페이서(40)를 형성한다.
이어, 상기 제 1, 제 2 게이트 전극(36a,36b) 및 측벽 스페이서(40)를 마스크로 이용하여 상기 반도체 기판(31)의 전면에 선택적으로 고농도의 n형 및 p형 불순물 이온을 주입한 후 급속 열처리 공정을 진행하여 NMOS 트랜지스터 및 PMOS 트랜지스터의 소오스/드레인 불순물 영역(41)을 각각 형성한다.
여기서 상기 소오스/드레인 불순물 영역(41)을 형성할 때 상기 n-웰 영역(33)이 형성된 반도체 기판(31)에는 고농도 p형 불순물 이온을 주입하고, 상기 p-웰 영역(34)이 형성된 반도체 기판(31)에는 고농도 n형 불순물 이온을 주입한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 게이트 절연막으로 일반적인 산화막 대신에 질화 산화막을 사용함으로서 NMOS 트랜지스터의 핫 캐리어 면역 특성을 증가시키어 소자의 신뢰성을 향상시킬 수 있다.
둘째, p형 게이트 전극에 주입된 보론이 채널영역으로 침투하는 것으로 삼중의 게이트 절연막에 의해 방지함으로서 보론 침투에 의한 문턱 전압 감소 등의 문제를 해결할 수 있어 소자의 신뢰성을 증진할 수 있다.
셋째, 삼중의 게이트 절연막으로 후속 열처리 공정을 진행할 때 온도 마진의 확대가 가능하고, 열처리 온도를 높여서 진행하는 것이 가능하여 게이트 전극내에 주입된 불순물들의 충분한 활성화를 이루어 활성화된 이온 감소에 의한 게이트 산화막 두께 증가를 방지할 수 있다.
넷째, 반도체 소자의 집적화로 채널 길이가 짧아질수록 RSCE(Reverse Short Channel Effect)로 인한 트랜지스터의 급격한 문턱전압의 변화를 질화 산화 적용으로 개선할 수 있다.
다섯째, 핫 캐리어 특성 개선을 위해 이온 주입 공정없이 질화된 게이트 절연막을 적용함으로서 핫 캐리어에 대한 저항성을 증진시킬 수 있다.
또한, 강제 주입된 질소 이온은 후속 열공정(RTA 어닐링 공정)에서 실리콘 등과 결합을 하기 전 외부확산(out-diffusion)이 심하여 핫 캐리어 저항성 개선이 크게 되지 않는 종래의 기술과는 달리 본 발명의 삼중 질화 산화막을 적용함으로서 질소 이온 주입없이 핫 캐리어에 대한 저항성을 개선시킬 수 있다.

Claims (7)

  1. 활성 영역과 필드 영역으로 정의된 반도체 기판의 필드 영역에 소자 격리막을 형성하는 단계;
    상기 반도체 기판의 활성 영역에 선택적으로 n형 및 p형 불순물 이온을 주입하여 반도체 기판의 표면내에 n-웰 영역 및 p-웰 영역을 형성하는 단계;
    상기 반도체 기판상에 제 1 질화 산화막, 산화막, 제 2 질화 산화막을 차례로 형성하여 적층된 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막상에 폴리 실리콘막을 형성하는 단계;
    상기 폴리 실리콘막 및 게이트 절연막을 선택적으로 제거하여 제 1, 제 2 게이트 전극을 형성하는 단계;
    상기 제 1, 제 2 게이트 전극 양측의 반도체 기판 표면내에 LDD 영역을 형성하는 단계;
    상기 제 1, 제 2 게이트 전극의 양측면에 측벽 스페이서를 형성하는 단계;
    상기 제 1, 제 2 게이트 전극 및 측벽 스페이서 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 제 1 질화 산화막을 형성하기 전에 잔존하는 반도체기판의 표면에 형성된 산화막을 NH4OH : H2O2: H2O를 1 : 1 : 5의 비율로 섞은 용액 으로 세정한 후 불산 계열의 용액으로 세정하여 제거하는 단계를 더 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 제 1 질화 산화막은 산화 질소 가스를 750 ~ 950℃온도에서 반도체 기판에 주입하여 형성하는 것을 특징으로 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 산화막은 산소 가스를 750 ~ 950℃온도에서 반도체 기판에 주입하여 상기 제 1 질화 산화막 밑에 형성하는 것을 특징으로 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 제 2 질화 산화막은 산화 질소 가스를 750 ~ 950℃온도에서 반도체 기판에 주입하여 상기 산화막 밑에 형성하는 것을 특징으로 반도체 소자의 제조방법.
  6. 제 1 항에 있어서, 상기 제 1 질화 산화막의 질소 농도를 상기 제 2 질화 산화막의 질소 농도보다 1.5배이상 많게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서, 상기 제 1 질화 산화막위에 형성된 자연 산화막을 제 2 질화막을 형성한 후 불산 용액으로 세정하여 제거하는 단계를 더 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
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