KR100603587B1 - 반도체소자의 콘택 형성 방법 - Google Patents
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Abstract
본 발명은 후속 BLC형성에 따른 핫캐리어특성의 열화를 방지하는데 적합한 콘택의 형성 방법에 관한 것으로, 반도체기판상에 게이트전극을 형성하는 제 1 단계; 상기 게이트전극을 마스크로 이용한 저농도 불순물 이온주입으로 LDD영역을 형성하는 제 2 단계; 상기 게이트전극이 형성된 반도체기판의 표면에 질화막을 형성함과 동시에 시에 측벽용 절연막을 형성하는 제 3 단계; 상기 측벽용 절연막을 전면식각하여 상기 게이트전극의 양측벽에 접하는 스페이서를 형성하는 제 4 단계; 상기 게이트전극 및 스페이서를 마스크로 이용한 고농도 불순물 이온주입으로 소스/드레인을 형성하는 제 5 단계; 상기 제 5 단계의 결과물상에 층간절연막을 형성하는 제 6 단계; 및 상기 층간절연막을 선택적으로 식각하여 상기 소스/드레인의 소정 부분이 노출되는 콘택홀을 형성하는 제 7 단계를 포함하여 이루어진다.
콘택, BLC, 핫캐리어, 질소, 보론
Description
도 1a 내지 도 1b는 종래기술에 따른 콘택의 형성 방법을 도시한 도면,
도 2a 내지 도 2c는 본 발명의 실시예에 따른 콘택의 형성 방법을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 필드산화막
23 : 게이트산화막 24 : 게이트전극
25 : LDD영역 26 : Si3Ny
27 : 측벽용 질화막 28 : 스페이서
29 : 소스/드레인 30 : 층간절연막
31 : 배리어메탈 32 : 텅스텐플러그
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 BLC(BorderLess Contact)의 형성 방법에 관한 것이다.
최근에, 칩크기가 작아짐에 따라 도그본(Dog bone)형태의 콘택공정에서 칩크기를 감소시키기 위하여 BLC를 채택하여 질화막을 콘택식각정지층(Contcat etch stopper)으로 사용하고 있다.
그러나 질화막을 사용할 경우 스트레스로 인한 핫캐리어특성이 저하되는 문제점이 발생하여 질소를 이온주입한다.
도 1a 내지 도 1b는 종래기술에 따른 BLC콘택의 형성 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 소자간 격리를 위한 필드산화막(12)이 형성된 반도체기판(11)상에 각각 NMOS와 PMOS를 위한 게이트산화막(13), 게이트전극(14)을 순차적으로 형성한 다음, 각각 상기 게이트전극(14)을 마스크로 이용한 저농도 불순물 이온주입을 실시하여 LDD(Lightyly Doped Drain)영역(15a, 15b)을 형성한다. 즉, NMOS의 LDD영역(15a) 형성시 As, N2를 이온주입하고, PMOS의 LDD영역(15b) 형성시 BF2를 이온주입한다.
여기서, 상기 NMOS의 LDD영역(15a)에 추가로 N2를 이온주입하면, NMOS는 질소의 영향으로 채널영역의 보론의 확산을 억제하여 RSCE(Reverse Short Channel Effect)를 감소시킬 수 있고 전류구동능력이 개선되며, 핫캐리어 측면에서는 질소이온주입에 의해 동작 전압에서의 수명이 개선된다. 한편, PMOS에서는 질소가 보론확산을 억제하여 얕은 접합을 형성함에 따라 유효채널길이(Leff)가 증가하게 되므로, 실제 제품 적용시에는 NMOS에만 질소를 이온주입한다.
도 1b에 도시된 바와 같이, 상기 LDD영역(15a, 15b)이 형성된 구조 전면에 측벽용 산화막을 형성한 후, 상기 산화막을 전면식각하여 상기 게이트전극(14)의 양측벽에 접하는 스페이서(16)를 형성하고, 상기 게이트전극(14) 및 스페이서(16)를 마스크로 이용한 고농도 불순물 이온주입으로 상기 LDD영역(15a, 15b)에 접하는 소스/드레인(17a, 17b)을 형성한다.
이어서, 상기 게이트전극(14)를 포함한 구조 전면에 층간절연막(18)을 형성한 후, 상기 층간절연막(18)을 선택적으로 식각하여 필드산화막(12) 및 소스/드레인(17a)의 소정 부분이 동시에 노출되는 후속 BLC 공정을 진행한다.
상술한 종래기술에 의하면, 질소 이온주입으로 NMOS의 특성향상을 기대할 수 있으나 PMOS의 경우에는 생략한 것에 비해 누설전류가 높게 되는데, 이는 질소에 의해 얕은 접합을 형성하여 접합 깊이가 얕야졌기 때문으로, 질소이온주입에 의하여 기판 결함이 유발될 수 있으며, 질소를 이온주입하는 공정이 추가되므로 공정의 쓰루풋(Throughput)이 저하되고 공정이 복잡하다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 후속 BLC형성에 따른 핫캐리어특성을 향상시키는데 적합한 반도체소자의 제조 방법을 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 콘택 형성 방법은 반도체기판상에 게이트전극을 형성하는 제 1 단계; 상기 게이트전극을 마스크로 이용한 저농도 불순물 이온주입으로 LDD영역을 형성하는 제 2 단계; 상기 게이트전극이 형성된 반도체기판의 표면을 질화시킴과 동시에 측벽용 질화막을 형성하는 제 3 단계; 상기 측벽용 질화막을 전면식각하여 상기 게이트전극의 양측벽에 접하는 스페이서를 형성하는 제 4 단계; 상기 게이트전극 및 스페이서를 마스크로 이용한 고농도 불순물 이온주입으로 소스/드레인을 형성하는 제 5 단계; 상기 제 5 단계의 결과물상에 층간절연막을 형성하는 제 6 단계; 및 상기 층간절연막을 선택적으로 식각하여 상기 소스/드레인의 소정 부분이 노출되는 콘택홀을 형성하는 제 7 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 반도체기판(21)에 소자분리를 위한 트렌치를 형성한 다음, 상기 트렌치에 매립되는 필드산화막(22)을 형성하고, 상기 필드산화막(22)을 포함한 반도체기판(21)상에 게이트산화막(23), 게이트전극용 폴리실리콘(도시 생략)을 증착한다. 이어 상기 폴리실리콘 및 게이트산화막(23)을 선택적으로 패터닝하여 게이트전극(24)을 형성한다.
이어서, 상기 게이트전극(24)을 마스크로 이용한 불순물 즉, NMOS영역에는 As를 이온주입하고 PMOS영역에는 BF2를 이온주입하므로써 상기 반도체기판(21)에 LDD (Lightly Doped Drain)영역(25)을 형성한다.
도 2b에 도시된 바와 같이, 상기 반도체기판(21)의 전면에 게이트측벽용 산화막을 증착하기 전에 상기 산화막증착 장비의 레시(Recipe)에 질화공정을 추가시켜 질화현상을 이용한 Si3Ny(y=1∼4)(26)을 형성한다. 이 때, 상기 질화공정은 800℃∼1200℃, 대기압 및 20∼30l/min의 유량인 조건으로 이루어지며, 상기 Si3Ny(y=1∼4)(26)은 1Å∼20Å의 두께로 형성된다.
표 1은 질화막의 형성 유무에 따른 산화 두께를 비교한 것으로서, 타겟 두께 67Å의 산화 조건으로 질화현상에 의한 질화막이 있는 경우는 두께가 타겟보다 작게 성장함을 보여준다.
| 타겟 | 질화막 | 산화공정 | 1회 | 2회 | 3회 | 평균두께(Å) |
| 67Å | 무 | 전 | 1.0 | 1.2 | 1.6 | 66.8 |
| 후 | 66.9 | 66.5 | 67.0 | |||
| 유 | 전 | 2.7 | 2.6 | 2.7 | 36.6 | |
| 후 | 39.3 | 31.2 | 39.3 |
상술한 것처럼, NMOS영역과 PMOS영역에 모두 질화현상을 이용하여 반도체기판(21)의 표면에 질화막(26)을 형성하므로써 NMOS에서의 RSCE를 감소시키고, PMOS에서의 얕은 접합의 형성을 방지한다.
이어서, 상기 반도체기판(21)의 전면에 측벽용 질화막(27)을 증착한다.
도 2c에 도시된 바와 같이, 상기 측벽용 질화막(27)을 건식식각하여 상기 게이트전극(24)의 측벽에 접하는 스페이서(28)를 형성하고, 계속하여 상기 스페이서(28) 및 게이트전극(24)를 마스크로 이용한 고농도 불순물 이온주입으로 상기 LDD영역(25)에 접하는 소스/드레인(29)을 형성한다.
이어서, 상기 구조 전면에 층간절연막(30)으로서 BPSG(Boro Phospho Silicate Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)를 순차적으로 형성한 후, 상기 층간절연막(30)을 선택적으로 식각하여 필드산화막(22)과 소스/드레인(29)의 소정 부분이 노출되는 콘택홀을 형성한다.
이어서, 후속 공정으로 상기 콘택홀에 배리어메탈(31), 텅스텐막을 증착한 후, 에치백하여 텅스텐플러그(32)를 형성하여 BLC를 완성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 콘택 형성 방법은 측벽용 절연막 형성시의 질화현상을 이용하여 반도체기판의 표면에 얇은 질화막을 형성하므로써 NMOS영역에서는 보론확산을 억제하여 RSCE를 감소시켜 전류구동력을 향상시킬 수 있고, PMOS영역에서는 표면에 질화막을 형성하므로써 얕은 접합의 형성을 방지하여 핫캐리어특성을 향상시킬 수 있는 효과가 있다.
또한, 측벽용 절연막 형성시 질화시키므로 공정을 단순화시킬 수 있는 효과가 있다.
Claims (4)
- 반도체소자의 제조 방법에 있어서,반도체기판상에 게이트전극을 형성하는 제 1 단계;상기 게이트전극을 마스크로 이용한 저농도 불순물 이온주입으로 LDD영역을 형성하는 제 2 단계;상기 게이트전극이 형성된 반도체기판의 표면을 질화시킴과 동시에 측벽용 질화막을 형성하는 제 3 단계;상기 측벽용 질화막을 전면식각하여 상기 게이트전극의 양측벽에 접하는 스페이서를 형성하는 제 4 단계;상기 게이트전극 및 스페이서를 마스크로 이용한 고농도 불순물 이온주입으로 소스/드레인을 형성하는 제 5 단계;상기 제 5 단계의 결과물상에 층간절연막을 형성하는 제 6 단계;상기 층간절연막을 선택적으로 식각하여 상기 소스/드레인의 소정 부분이 노출되는 콘택홀을 형성하는 제 7 단계를 포함하여 이루어짐을 특징으로 하는 콘택의 형성 방법.
- 제 1 항에 있어서,상기 제 3 단계에서,상기 반도체기판의 표면에 질화막으로서 Si3Ny(y=1∼4)이 형성되고, 800℃∼1200℃, 대기압 및 20∼30l/min의 유량인 조건하에서 1Å∼20Å의 두께로 형성되는 것을 특징으로 하는 콘택의 형성 방법.
- 제 1 항에 있어서,상기 제 3 단계는,상기 측벽용 질화막 형성시의 질화현상을 이용하여 이루어지는 것을 특징으로 하는 콘택의 형성 방법.
- 제 1 항에 있어서,상기 제 6 단계에서,상기 층간절연막은 BPSG, PETEOS의 적층막을 이용하는 것을 특징으로 하는 콘택의 형성 방법.
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| KR1020000051319A KR100603587B1 (ko) | 2000-08-31 | 2000-08-31 | 반도체소자의 콘택 형성 방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR100603587B1 (ko) |
-
2000
- 2000-08-31 KR KR1020000051319A patent/KR100603587B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020017805A (ko) | 2002-03-07 |
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