KR20030058681A - 트랜지스터의 제조 방법 - Google Patents
트랜지스터의 제조 방법 Download PDFInfo
- Publication number
- KR20030058681A KR20030058681A KR1020010089209A KR20010089209A KR20030058681A KR 20030058681 A KR20030058681 A KR 20030058681A KR 1020010089209 A KR1020010089209 A KR 1020010089209A KR 20010089209 A KR20010089209 A KR 20010089209A KR 20030058681 A KR20030058681 A KR 20030058681A
- Authority
- KR
- South Korea
- Prior art keywords
- gate electrode
- source
- semiconductor substrate
- forming
- transistor
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title abstract description 12
- 239000004065 semiconductor Substances 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 239000012535 impurity Substances 0.000 claims abstract description 17
- 125000006850 spacer group Chemical group 0.000 claims abstract description 11
- 238000009413 insulation Methods 0.000 claims abstract description 5
- 238000000206 photolithography Methods 0.000 claims abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 10
- 239000002019 doping agent Substances 0.000 abstract 1
- 150000004767 nitrides Chemical class 0.000 description 11
- 238000005468 ion implantation Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- YZCKVEUIGOORGS-OUBTZVSYSA-N Deuterium Chemical compound [2H] YZCKVEUIGOORGS-OUBTZVSYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910052805 deuterium Inorganic materials 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 트랜지스터의 제조 방법에 관한 것으로, 특히 소오스/드레인 영역이 형성될 부위의 반도체 기판을 식각하고 불순물이 도핑(Doping)된 다결정 실리콘층의 플러그(Plug)로 매립하여 소오스/드레인 영역을 형성하는 SDP(Source Drain Plug) 트랜지스터를 형성하므로, 종래에 형성된 포켓(Pocket) 불순물 영역에 의해 발생된 누설 전류를 감소시키고 펀치-스로우(Punch through)를 방지하여 트랜지스터의 전류 특성을 증가시키는 특징이 있다.
Description
본 발명은 트랜지스터의 제조 방법에 관한 것으로, 특히 소오스/드레인 영역이 형성될 부위의 반도체 기판을 식각하고 불순물이 도핑(Doping)된 다결정 실리콘층의 플러그(Plug)로 매립하여 소오스/드레인 영역을 형성하는 SDP(Source Drain Plug) 트랜지스터를 형성하여 소자의 고집적화, 특성, 수율 및 신뢰성을 향상시키는 트랜지스터의 제조 방법에 관한 것이다.
도 1a 내지 도 1c는 종래 기술에 따른 트랜지스터의 제조 방법을 도시한 단면도이다.
도 1a를 참조하면, 소자분리막(12)을 구비한 반도체 기판(11)상에 제 1 산화막, 다결정 실리콘층, 캡(Cap) 절연막인 하드 마스크(Hard-mask)층(17) 및 감광막을 순차적으로 형성한다.
그리고, 상기 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.
그 후, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 하드 마스크층(17), 다결정 실리콘층 및 제 1 산화막을 식각하고 상기 감광막을 제거하여 게이트 산화막(13)과 상기 다결정 실리콘층의 게이트 전극(15)을 형성한다.
도 1b를 참조하면, 상기 게이트 전극(15)을 마스크로 하는 이온 주입 공정 에 의해 상기 반도체 기판(11)과 반대 도전형의 불순물 이온을 주입하고, 드라이브- 인(Drive-in) 공정을 실시하여 LDD 영역(19)을 형성한다.
이어, 상기 게이트 전극(15)을 마스크로 하는 틸트(Tilt) 이온 주입 공정에 의해 상기 반도체 기판(11)과 동일한 도전형의 불순물 이온을 주입하고, 드라이브-인 공정을 실시하여 포켓(Pocket) 불순물 영역(21)을 형성한다.
도 1c를 참조하면, 상기 게이트 전극(15)을 포함한 전면에 질화막을 형성하고, 상기 질화막을 에치백(Etch-back)하여 상기 게이트 전극(15) 양측에 질화막 스페이서(23)를 형성한다.
그리고, 상기 질화막 스페이서(23)를 포함한 게이트 전극(15)을 마스크로 이온 주입 공정에 의해 상기 반도체 기판(11)과 반대 도전형의 불순물 이온을 주입하고, 드라이브- 인 공정을 실시하여 소오스/드레인 영역(25)을 형성한다.
종래의 트랜지스터의 제조 방법은 다음과 같은 이유에 의해 소자의 특성, 수율 및 신뢰성이 저하되는 문제점이 있었다.
첫째, 소오스/드레인 영역의 이온 주입 공정과 LDD 영역의 이온 주입 공정 시, 트랜지스터의 전류 특성을 증가시키기 위해 이온 주입 에너지와 도즈(Dose)량을 증가시키면 숏 채널 효과가 증가한다.
둘째, 상기 숏 채널 효과를 방지하기 위해 포켓 불순물 영역의 이온 주입 공정을 진행하면 소오스/드레인 영역과의 접합 부분에서의 기판의 도핑 농도가 커지기 때문에 누설 전류의 증가 또는 펀치-스로우(Punch through) 등의 트랜지스터의전류 특성이 저하된다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 소오스/드레인 영역이 형성될 부위의 반도체 기판을 식각하고 불순물이 도핑된 다결정 실리콘층의 플러그로 매립하여 소오스/드레인 영역을 형성하는 SDP 트랜지스터를 형성하므로, 종래에 형성된 포켓 불순물 영역에 의해 발생된 누설 전류를 감소시키고 펀치-스로우를 방지하여 트랜지스터의 전류 특성을 증가시키는 트랜지스터의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 트랜지스터의 제조 방법을 도시한 단면도.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 도시한 단면도.
도 3은 도 2b의 평면도.
도 4는 도 2d의 평면도.
도 5는 본 발명의 게이트 전극 양측에 형성된 ‘V’자형 트렌치를 도시한 사시도.
도 6은 본 발명의 트렌치 깊이에 따른 각도를 도시한 그래프.
도 7은 본 발명의 게이트 전극 양측에 형성된 그루브형 트렌치를 도시한 사시도.
< 도면의 주요 부분에 대한 부호의 설명 >
11, 41: 반도체 기판12, 42: 소자분리막
13, 43: 게이트 산화막15, 45: 게이트 전극
17, 47: 하드 마스크층19, 49: LDD 영역
21: 포켓 불순물 영역23, 51: 질화막 스페이서
25, 55: 소오스/드레인 영역53: 트렌치
57: 감광막 패턴
이상의 목적을 달성하기 위한 본 발명은 반도체 기판 상에 캡 절연막을 구비한 게이트 전극을 형성하는 단계, 상기 게이트 전극 양측의 반도체 기판 표면 내에 LDD 영역을 형성하는 단계, 상기 게이트 전극 측벽에 절연막 스페이서를 형성하는 단계, 상기 절연막 스페이서를 포함한 게이트 전극 양측의 소오스/드레인 영역용 ‘V’형 트렌치를 형성하는 단계, 상기 반도체 기판과 반대 도전형의 불순물이 도핑된 도전층을 전면에 형성하는 단계, 상기 캡 절연막을 식각 방지막으로 상기 도전층을 평탄 식각하는 단계 및 소오스/드레인 영역용 마스크를 사용한 사진식각 공정에 의해 상기 도전층을 식각하여 소오스/드레인 영역을 형성하는 단계를 포함하는 트랜지스터의 제조 방법을 제공하는 것과,
상기 도전층을 에피택셜층, 다결정 실리콘층 및 SixGe1-x층 중 선택된 하나또는 이들의 조합으로 형성된 도전층으로 형성하는 것을 특징으로 한다.
본 발명의 원리는 소오스/드레인 영역을 형성하기 위한 불순물 이온의 이온 주입 공정 대신에 소오스/드레인 영역이 형성될 부위의 반도체 기판을 식각하고 불순물이 도핑된 다결정 실리콘층의 플러그로 매립하여 소오스/드레인 영역을 형성하는 SDP 트랜지스터를 형성하므로, 종래에 형성된 포켓 불순물 영역에 의해 발생된 누설 전류를 감소시키고 펀치-스로우를 방지하여 트랜지스터의 전류 특성을 증가시키는 발명이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 도시한 단면도이다.
그리고, 도 3은 도 2b의 평면도이고, 도 4는 도 2d의 평면도이다.
도 2a를 참조하면, 소자분리막(42)이 구비된 반도체 기판(41)상에 제 1 산화막, 다결정 실리콘층 및 캡 절연막인 하드 마스크층(47)을 순차적으로 형성한다.
그리고, 게이트 전극용 마스크를 사용한 사진식각 공정에 의해 상기 제 1 질화막을 식각하고, 상기 다결정 실리콘층을 식각하여 게이트 전극(45)을 형성하며, 상기 제 1 산화막을 식각하여 게이트 산화막(43)을 형성한다.
이어, 상기 게이트 전극(45)을 마스크로 이온 주입하고, 드라이브 인(Drive-in) 공정을 실시하여 LDD 영역(49)을 형성한다.
그리고, 상기 게이트 전극(45)을 포함한 전면에 질화막을 형성하고, 상기 질화막을 에치백(Etch-back)하여 상기 게이트 전극(45) 양측에 질화막 스페이서(51)를 형성한다.
도 2b 및 도 3을 참조하면, 상기 게이트 전극(45)과 질화막 스페이서(51)를 마스크로 상기 반도체 기판(41)을 식각하여 트렌치(Trench)(53)를 형성한다. 이때, 상기 트렌치(53)의 형성 방법에 있어서,
도 5는 본 발명의 게이트 전극 양측에 형성된 ‘V’자형 트렌치를 도시한 사시도이고, 도 6은 본 발명의 트렌치 깊이에 따른 각도를 도시한 그래프이며, 도 7은 본 발명의 게이트 전극 양측에 형성된 그루브형 트렌치를 도시한 사시도이다.
도 5에서와 같이, 상기 게이트 전극(45) 양측의 반도체 기판(41)을 식각하여 ‘V’자형 트렌치를 형성하지만 도 6에서와 같이 후속 공정에서 형성될 소오스/드레인 영역의 길이가 상기 트렌치(53)의 깊이에 비해 긴 경우 식각 각도(θ)가 매우 작아 공정 진행이 어렵기 때문에 다음과 같이 상기 트렌치(53)를 형성한다.
즉, 상기 도 2b에서와 같이, 상기 게이트 전극(45) 측벽에 제 2 질화막 스페이서(51)를 형성한 후 상기 반도체 기판(41)을 식각하여 ‘V’자형 트렌치를 형성하거나 도 7에서와 같이, 그루브(Groove)형 트렌치를 형성할 수도 있다.
도 2c를 참조하면, 상기 트렌치(53)를 포함한 전면에 에피택셜(Epitaxial)층(55a)을 형성하고, 상기 제 1 질화막(47)을 식각 방지막으로 하는 화학적 기계 연마 방법에 의해 상기 에피택셜층(55a)을 평탄 식각한다. 이때, 상기 에피택셜층(55a) 대신에 다결정 실리콘층 또는 SixGe1-x층으로 형성 할 수 있고, 상기 다결정 실리콘층으로 형성 할 경우 상기 다결정 실리콘층과 반도체기판(41)의 계면에 발생되는 포텐셜 베리어(Potential barrier)를 방지하기 위해 수소 또는 중수소 기체 분위기의 저온 열처리 공정, 급속 열처리 공정 또는 레이저 어닐링(Laser annealing)의 후속 공정을 실시하여 상기 다결정 실리콘층의 결정 크기를 증가시킨다.
도 2d 및 도 4를 참조하면, 상기 에피택셜층(55a) 상에 감광막을 도포하고, 상기 감광막을 트랜지스터가 형성될 부위에만 남도록 선택적으로 노광 및 현상하여 감광막 패턴(57)을 형성한다.
그리고, 상기 감광막 패턴(57)을 마스크로 상기 에피택셜층(55a)을 식각하여 플러그인 소오스/드레인 영역(55)을 형성하고, 상기 감광막 패턴(57)을 제거한다.
본 발명의 트랜지스터의 제조 방법은 소오스/드레인 영역이 형성될 부위의 반도체 기판을 식각하고 불순물이 도핑된 다결정 실리콘층의 플러그로 매립하여 소오스/드레인 영역을 형성하는 SDP 트랜지스터를 형성하므로 다음과 같은 이유에 의해 소자의 고집적화, 특성, 수율 및 신뢰성을 향상시키는 효과가 있다.
첫째, 종래의 포켓 불순물 영역에 의해 발생된 누설 전류를 감소시키고 펀치-스로우를 방지하여 트랜지스터의 전류 특성을 증가시킨다.
둘째, 상기 플러그의 깊이를 조정하여 셀로우 정션(Shallow junction)이 가능하다.
셋째, 상기 반도체 기판의 식각 프로파일을 조절하여 숏 채널 마진 확보가 가능하다.
넷째, 스페이서 형성 공정 및 포켓 영역 형성 공정을 생략하는 등 소자의 공정이 단순하게 되고 소자가 차지하는 면적을 감소시킨다.
다섯째,‘V’형 소오스/드레인 영역을 형성하여 드레인 전위에 의한 소오스의 포텐셜 베리어 로잉(Potential barrier lowering)이 억제된다.
Claims (2)
- 반도체 기판 상에 캡 절연막을 구비한 게이트 전극을 형성하는 단계;상기 게이트 전극 양측의 반도체 기판 표면 내에 LDD 영역을 형성하는 단계;상기 게이트 전극 측벽에 절연막 스페이서를 형성하는 단계;상기 절연막 스페이서를 포함한 게이트 전극 양측의 소오스/드레인 영역용 ‘V’형 트렌치를 형성하는 단계;상기 반도체 기판과 반대 도전형의 불순물이 도핑된 도전층을 전면에 형성하는 단계;상기 캡 절연막을 식각 방지막으로 상기 도전층을 평탄 식각하는 단계;소오스/드레인 영역용 마스크를 사용한 사진식각 공정에 의해 상기 도전층을 식각하여 소오스/드레인 영역을 형성하는 단계를 포함하는 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 도전층을 에피택셜층, 다결정 실리콘층 및 SixGe1-x층 중 선택된 하나 또는 이들의 조합으로 형성된 도전층으로 형성함을 특징으로 하는 트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010089209A KR100756815B1 (ko) | 2001-12-31 | 2001-12-31 | 트랜지스터의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010089209A KR100756815B1 (ko) | 2001-12-31 | 2001-12-31 | 트랜지스터의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030058681A true KR20030058681A (ko) | 2003-07-07 |
| KR100756815B1 KR100756815B1 (ko) | 2007-09-07 |
Family
ID=32216575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010089209A KR100756815B1 (ko) | 2001-12-31 | 2001-12-31 | 트랜지스터의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100756815B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103094340A (zh) * | 2011-11-01 | 2013-05-08 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| US9954052B2 (en) | 2014-12-04 | 2018-04-24 | Samsung Electronics Co., Ltd. | Semiconductor device having buffer layer and method of forming the same |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW328650B (en) * | 1996-08-27 | 1998-03-21 | United Microelectronics Corp | The MOS device and its manufacturing method |
| KR100226770B1 (ko) * | 1996-11-22 | 1999-10-15 | 김영환 | 반도체 소자의 제조방법 |
| KR100240683B1 (ko) * | 1997-12-06 | 2000-01-15 | 김영환 | 반도체장치의 제조방법 |
| KR20030002519A (ko) * | 2001-06-29 | 2003-01-09 | 주식회사 하이닉스반도체 | 반도체소자의 트랜지스터 형성방법 |
-
2001
- 2001-12-31 KR KR1020010089209A patent/KR100756815B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103094340A (zh) * | 2011-11-01 | 2013-05-08 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| US9954052B2 (en) | 2014-12-04 | 2018-04-24 | Samsung Electronics Co., Ltd. | Semiconductor device having buffer layer and method of forming the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100756815B1 (ko) | 2007-09-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100794094B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| US7550352B2 (en) | MOS transistor having a recessed gate electrode and fabrication method thereof | |
| KR100223846B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| CN116504718B (zh) | 一种半导体结构的制作方法 | |
| US7279367B1 (en) | Method of manufacturing a thyristor semiconductor device | |
| US20050142785A1 (en) | Method of fabricating semiconductor device | |
| JP4650998B2 (ja) | リフレッシュタイムを改善させた半導体素子の製造方法 | |
| KR100756815B1 (ko) | 트랜지스터의 제조 방법 | |
| KR100282453B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100419024B1 (ko) | 트랜지스터의 제조 방법 | |
| KR20020052456A (ko) | 반도체소자의 트랜지스터 제조방법 | |
| KR20020011549A (ko) | 고전압 반도체 소자의 콘택 플러그 형성 방법 | |
| KR100873814B1 (ko) | 이중 엘디디구조를 갖는 반도체소자 및 그 제조 방법 | |
| JP3714396B2 (ja) | 半導体装置の製造方法 | |
| KR100900145B1 (ko) | 트랜지스터의 제조 방법 | |
| KR100660327B1 (ko) | 반도체 소자의 트랜지스터 및 그 형성방법 | |
| KR20040002215A (ko) | 트랜지스터의 제조 방법 | |
| KR100498593B1 (ko) | 매립 게이트전극을 갖는 반도체 소자의 제조 방법 | |
| KR0161873B1 (ko) | 반도체 소자 제조방법 | |
| KR20050065229A (ko) | 모스 트랜지스터의 제조 방법 | |
| KR100446312B1 (ko) | 접합 누설 억제를 위한 반도체 소자 제조방법 | |
| KR100546812B1 (ko) | 반도체 소자 제조방법 | |
| KR100334967B1 (ko) | 반도체장치의 트랜지스터 형성 방법 | |
| KR20050072352A (ko) | 트랜지스터 제조 방법 | |
| KR20020056259A (ko) | 반도체소자의 트랜지스터 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100726 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |