KR20040002215A - 트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명은 트랜지스터의 제조 방법에 관한 것으로, 특히 소오스/드레인 영역이 형성될 부위의 반도체 기판 상에 에피택셜(Epitaxial)층을 성장시킨 후, 상기 에피택셜층에 소오스/드레인 영역을 형성함으로써, 상기 소오스/드레인 영역이 채널(Channel) 영역보다 높게 형성되기 때문에 후속 공정에서 드라이브 인(Drive-in) 확산 공정 시 상기 소오스/드레인 영역의 불순물 이온이 채널 영역으로 확산하는 것을 방지하여 숏(Short) 채널 현상 및 펀치스로우(Punch-through)를 방지함으로 소자의 집적화를 향상시키는 기술이다.
Description
본 발명은 트랜지스터의 제조 방법에 관한 것으로, 특히 소오스/드레인 영역이 형성될 부위의 반도체 기판 상에 에피택셜(Epitaxial)층을 성장시킨 후, 상기에피택셜층에 소오스/드레인 영역을 형성하여 소자의 집적화를 향상시키는 트랜지스터의 제조 방법에 관한 것이다.
소자의 고집적화에 따라 게이트전극의 폭이 감소되어 소오스 영역과 드레인 영역의 거리도 감소되는 추세이다.
도 1a 내지 도 1c는 종래 기술에 따른 트랜지스터의 제조 방법을 도시한 단면도이다.
도 1a를 참조하면, p형 반도체 기판(11)상에 열산화 공정으로 게이트 산화막(13)을 성장시킨 다음, 상기 게이트 산화막(13) 상에 다결정 실리콘층(15), 텅스텐(W)층(17), 제 1 질화막의 하드 마스크층(19) 및 감광막(도시하지 않음)을 순차적으로 형성한다.
그리고, 상기 감광막을 게이트전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.
이어, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 하드 마스크층(19)을 식각하고, 상기 텅스텐층(17)과 다결정 실리콘층(15)을 식각하여 게이트전극을 형성하고, 상기 게이트 산화막(13)을 식각한 다음, 상기 감광막을 제거한다.
도 1b를 참조하면, 상기 게이트전극을 포함한 전면에 제 2 질화막(21)을 형성한다.
그리고, 상기 게이트전극을 마스크로 전면에 저농도 n형 불순물 이온을 이온 주입한다.
그리고, 상기 제 2 질화막(21) 상에 제 3 질화막(23)을 형성하고, 상기 제 2, 제 3 질화막(21,23)을 에치백(Etch-back)하여 상기 게이트전극 측벽에 스페이서(Spacer)를 형성한다.
도 1c를 참조하면, 상기 게이트전극과 스페이서를 마스크로 고농도 n형 불순물 이온을 이온 주입하고 드라이브 인(Drive-in) 확산하여 상기 게이트전극 양측의 반도체 기판(11) 표면내에 LDD 구조의 소오스/드레인 영역(25)을 형성한다.
그러나 종래의 트랜지스터의 제조 방법은 LDD 구조의 소오스/드레인 영역을 형성하기 위해 주입된 저농도 불순물 이온이 채널 영역과 수평 방향으로 존재함으로 이후 드라이브 인 확산 공정 시 상기 소오스/드레인 영역의 불순물 이온이 채널 영역으로 확산해 들어가기 때문에 숏(Short) 채널 현상 및 펀치스로우(Punch-through)가 발생되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 소오스/드레인 영역이 형성될 부위의 반도체 기판 상에 에피택셜층을 성장시킨 후, 상기 에피택셜층에 소오스/드레인 영역을 형성함으로써, 상기 소오스/드레인 영역이 채널 영역보다 높게 형성되어 숏 채널 현상 및 펀치스로우를 방지하는 트랜지스터의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 트랜지스터의 제조 방법을 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11,31 : 반도체 기판13,33 : 게이트 산화막
15,35 : 다결정 실리콘층17,37 : 텅스텐층
19,39 : 하드 마스크층21 : 제 2 질화막
23 : 제 3 질화막25,47 : 소오스/드레인 영역
41 : 제 2 질화막 스페이서43 : 에피택셜층
45 : 제 3 질화막 스페이서
이상의 목적을 달성하기 위한 본 발명은,
제 1 도전형 반도체 기판 상에 게이트 절연막을 개재하며 상부에 하드 마스크층이 구비된 게이트전극을 형성하는 단계와,
상기 게이트전극 측벽에 제 1 절연막 스페이서를 형성하는 단계와,
상기 노출된 반도체 기판 상에 에피택셜층을 형성하는 단계와,
상기 게이트전극을 마스크로 상기 에피택셜층에 저농도의 제 2도전형 불순물 이온을 주입하는 단계와,
상기 제 1 절연막 스페이서를 포함한 게이트전극 측벽에 제 2 절연막 스페이서를 형성하는 단계와,
상기 게이트전극과 제 1, 제 2 절연막 스페이서를 마스크로 고농도의 제 2 도전형 불순물 이온을 주입하고 드라이브 인 확산하여 상기 게이트전극 양측의 에피택셜층내와 반도체 기판에 LDD 구조의 소오스/드레인 영역을 형성하는 단계를 포함하는 트랜지스터의 제조 방법을 제공하는 것을 특징으로 한다.
본 발명의 원리는 소오스/드레인 영역이 형성될 부위의 반도체 기판 상에 에피택셜층을 성장시킨 후, 상기 에피택셜층에 소오스/드레인 영역을 형성함으로써, 상기 소오스/드레인 영역이 채널 영역보다 높게 형성되기 때문에 후속 공정에서 드라이브 인 확산 공정 시 상기 소오스/드레인 영역의 불순물 이온이 채널 영역으로 확산하는 것을 방지하여 숏 채널 현상 및 펀치스로우를 방지하기 위한 것이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 도시한 단면도이다.
도 2a를 참조하면, p형 반도체 기판(31)상에 열산화 공정으로 게이트산화막(33)을 성장시킨 다음, 상기 게이트 산화막(33) 상에 다결정 실리콘층(35), 텅스텐층(37), 제 1 질화막의 하드 마스크층(39) 및 감광막(도시하지 않음)을 순차적으로 형성한다.
그리고, 상기 감광막을 게이트전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.
이어, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 하드 마스크층(39)을 식각하고, 상기 텅스텐층(37)과 다결정 실리콘층(35)을 식각하여 게이트전극을 형성하고, 상기 게이트 산화막(33)을 식각한 다음, 상기 감광막을 제거한다.
도 2b를 참조하면, 상기 게이트전극을 포함한 전면에 제 2 질화막을 형성하고, 에치백하여 상기 게이트전극 측벽에 제 2 질화막 스페이서(41)를 형성한다.
도 2c를 참조하면, SEG(Selective Epitaxial Growth) 공정을 진행하여 상기 노출된 반도체 기판(31) 상에 에피택셜층(43)을 형성한다. 이때, 상기 에피택셜층(43) 성장 공정 시 상기 게이트전극 형성 공정 이전에 상기 반도체 기판(31)에 주입된 채널 조절 이온이 상기 에피택셜층(43)으로 확산하지 못하도록 성장 속도를 크게 유지하며 상기 에피택셜층(43)을 성장시킨다.
도 2d를 참조하면, 상기 게이트전극을 마스크로 상기 에피택셜층에 저농도 n형 불순물 이온을 이온 주입한다. 이때, 상기 제 1 질화막 스페이서(41)는 상기 게이트전극과 에피택셜층(43)을 격리시키는 역할을 하고 상기 저농도 n형 불순물 이온의 이온 주입 공정 시 마스킹(Masking) 역할을 한다.
그리고, 상기 게이트전극을 포함한 전면에 제 3 질화막을 형성하고, 에치백하여 상기 제 2 질화막 스페이서(41)를 포함한 게이트전극 측벽에 제 3 질화막 스페이서(45)를 형성한다.
도 2e를 참조하면, 상기 게이트전극과 제 2, 제 3 질화막 스페이서(41,45)를 마스크로 고농도 n형 불순물 이온을 이온 주입하고 드라이브 인 확산하여 상기 게이트전극 양측의 에피택셜층(43)내와 반도체 기판(31) 표면내에 LDD 구조의 소오스/드레인 영역(47)을 형성한다.
본 발명의 트랜지스터의 제조 방법은 소오스/드레인 영역이 형성될 부위의 반도체 기판 상에 에피택셜층을 성장시킨 후, 상기 에피택셜층에 소오스/드레인 영역을 형성함으로써, 상기 소오스/드레인 영역이 채널 영역보다 높게 형성되기 때문에 후속 공정에서 드라이브 인 확산 공정 시 상기 소오스/드레인 영역의 불순물 이온이 채널 영역으로 확산하는 것을 방지하여 숏 채널 현상 및 펀치스로우를 방지함으로 소자의 집적화를 향상시키는 효과가 있다.
Claims (1)
- 제 1 도전형 반도체 기판 상에 게이트 절연막을 개재하며 상부에 하드 마스크층이 구비된 게이트전극을 형성하는 단계와,상기 게이트전극 측벽에 제 1 절연막 스페이서를 형성하는 단계와,상기 노출된 반도체 기판 상에 에피택셜층을 형성하는 단계와,상기 게이트전극을 마스크로 상기 에피택셜층에 저농도의 제 2도전형 불순물 이온을 주입하는 단계와,상기 제 1 절연막 스페이서를 포함한 게이트전극 측벽에 제 2 절연막 스페이서를 형성하는 단계와,상기 게이트전극과 제 1, 제 2 절연막 스페이서를 마스크로 고농도의 제 2 도전형 불순물 이온을 주입하고 드라이브 인 확산하여 상기 게이트전극 양측의 에피택셜층내와 반도체 기판에 LDD 구조의 소오스/드레인 영역을 형성하는 단계를 포함하는 트랜지스터의 제조 방법.
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| KR1020020037661A KR20040002215A (ko) | 2002-06-29 | 2002-06-29 | 트랜지스터의 제조 방법 |
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| KR1020020037661A KR20040002215A (ko) | 2002-06-29 | 2002-06-29 | 트랜지스터의 제조 방법 |
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Cited By (4)
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| KR100694391B1 (ko) * | 2005-12-30 | 2007-03-12 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100834741B1 (ko) * | 2006-07-26 | 2008-06-05 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| KR100852585B1 (ko) * | 2006-02-27 | 2008-08-14 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 반도체 장치의 제조 방법 |
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2002
- 2002-06-29 KR KR1020020037661A patent/KR20040002215A/ko not_active Application Discontinuation
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| US7728393B2 (en) | 2005-07-26 | 2010-06-01 | Samsung Electronics Co., Ltd. | Semiconductor device |
| KR100694391B1 (ko) * | 2005-12-30 | 2007-03-12 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100852585B1 (ko) * | 2006-02-27 | 2008-08-14 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 반도체 장치의 제조 방법 |
| KR100834741B1 (ko) * | 2006-07-26 | 2008-06-05 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
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