KR20040008452A - 트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명은 트랜지스터의 제조 방법에 관한 것으로, 특히 채널(Channel) 영역의 도핑(Doping) 프로파일(Profile)을 비대칭적으로 구현함으로써, 국부적으로 높은 채널 도핑 영역이 생성되므로 종래의 균일한 채널 영역의 도핑 프로파일을 갖는 소자보다 오프(Off) 누설전류를 감소시키고, 종래의 소자보다 문턱전압을 증가시킴으로 숏(Short) 채널 효과를 감소시켜 소자의 마진(Margin)을 증가시키고, 게이트전극과 소오스 영역의 접합 면적을 드레인 영역 쪽보다 증가시켜 소자의 기생저항을 줄이고 소자의 동작 속도를 증가시켜 소자의 특성, 수율 및 신뢰성을 향상시키는 기술이다.
Description
본 발명은 트랜지스터의 제조 방법에 관한 것으로, 특히 채널(Channel) 영역의 도핑(Doping) 프로파일(Profile)을 비대칭적으로 구현하여 소자의 특성, 수율 및 신뢰성을 향상시키는 트랜지스터의 제조 방법에 관한 것이다.
도 1a 내지 도 1c는 종래 기술에 따른 트랜지스터의 제조 방법을 도시한 단면도이고, 도 2는 종래 트랜지스터 및 그의 도핑 프로파일을 도시한 개략도이다.
도 1a를 참조하면, p형 반도체 기판(11)상에 채널 조절 이온을 이온 주입한 후, 상기 반도체 기판(11)상에 열산화 공정으로 게이트 산화막(13)을 성장시킨 다음, 상기 게이트 산화막(13) 상에 다결정 실리콘층과 제 1 감광막(도시하지 않음)을 순차적으로 형성한다.
그리고, 상기 제 1 감광막을 게이트전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.
이어, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 다결정 실리콘층을 식각하여 게이트전극(15)을 형성하고, 상기 게이트 산화막(13)을 식각한 다음, 상기 제 1 감광막을 제거한다.
도 1b를 참조하면, 상기 게이트전극(15)을 마스크로 전면에 저농도 n형 불순물 이온을 이온 주입 하고, 드라이브 인(Drive-in) 확산하여 상기 게이트전극(15) 양측의 반도체 기판(11) 표면내에 제 1 불순물 영역(17)을 형성한다.
도 1c를 참조하면, 상기 게이트전극(15)을 포함한 전면에 질화막을 형성하고, 상기 질화막을 에치백(Etch-back)하여 상기 게이트전극(15) 측벽에 질화막 스페이서(Spacer)(19)를 형성한다.
그리고, 상기 게이트전극(15)과 질화막 스페이서(19)를 마스크로 고농도 n형 불순물 이온을 이온 주입하고 드라이브 인 확산하여 제 2 불순물 영역(21)을 형성한다.
여기서, 상기 제 1 불순물 영역(17)과 제 2 불순물 영역(21)으로 상기 게이트전극(15) 양측의 반도체 기판(11) 표면내에 LDD(Lightly Doped Drain) 구조의 소오스/드레인 불순물 영역을 형성한다.
그리고, 도 2를 참조하면, 종래의 트랜지스터는 대칭적인 채널 영역의 도핑 프로파일(A)을 갖는다.
그러나 종래의 트랜지스터의 제조 방법은 다음과 같은 이유에 의해 소자의 특성, 수율 및 신뢰성이 저하되는 문제점이 있었다.
첫째, 반도체 소자의 고집적화에 따라 트랜지스터의 소오스/드레인 영역을 얇게 형성하고 있으나 상기 샐로우(Shallow) 소오스/드레인 구조로 반도체 기판과 게이트 산화막간의 계면 특성에 의해 소자의 기생 저항이 증가된다.
둘째, 상기 샐로우 소오스/드레인 구조의 문제점인 기생 저항을 감소시키기 위해 소오스/드레인 영역을 깊게 형성하고 LDD 영역을 얇게 형성하고 있으나 상기 LDD 영역을 얇게 형성함으로서 소오스 영역과 드레인 영역 사이의 거리를 가깝게 하여 숏(Short) 채널 구조를 형성하게 되기 때문에 소자의 오프 누설 전류가 증가되거나 DIBL(Drain Induced Barrier Lowering), 펀치스로우(Punch-through)와 같은 숏 채널 효과가 증가된다
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 틸트(Tilt) 이온 주입 공정으로 채널 조절 이온을 소오스, 드레인 영역에 각각 한번 주입하여 채널 영역의 도핑 프로파일을 비대칭적으로 구현함으로써, 숏 채널 효과를 감소시켜 소자의 마진(Margin)을 증가시키고, 소자의 기생저항을 줄이는 트랜지스터의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 트랜지스터의 제조 방법을 도시한 단면도.
도 2는 종래 트랜지스터 및 그의 도핑 프로파일을 도시한 개략도.
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 도시한 단면도.
도 4는 본 발명의 실시 예에 따른 트랜지스터 및 그의 도핑 프로파일을 도시한 개략도.
< 도면의 < 주요 부분에 대한 부호의 설명 >
11,31 : 반도체 기판13,39 : 게이트 산화막
15,41 : 게이트전극17,43 : 제 1 불순물 영역
19,45 : 질화막 스페이서21,47 : 제 2 불순물 영역
33 : 제 1 절연막35 : 제 1 채널 조절 이온
37: 제 2 채널 조절 이온
이상의 목적을 달성하기 위한 본 발명은,
채널 영역을 노출시키는 절연막 패턴을 제 1 도전형의 반도체 기판 상에 형성하는 단계와,
상기 절연막 패턴을 마스크로 하는 틸트 이온 주입 방법으로 소오스 영역이 형성될 부위의 반도체 기판에 제 1 채널 조절 이온을 주입하는 단계와,
상기 절연막 패턴을 마스크로 상기 제 1 채널 조절 이온의 주입 공정보다 큰 각의 틸트 이온 주입 방법으로 드레인 영역이 형성될 부위의 반도체 기판에 제 2 채널 조절 이온을 주입하는 단계와,
상기 노출된 반도체 기판 상에 게이트 절연막을 개재하며 상기 절연막 패턴과 동일한 두께의 게이트전극을 형성하고, 상기 절연막 패턴을 제거하는 단계와,
상기 게이트전극을 마스크로 전면에 저농도의 제 2 도전형 불순물 이온을 주입하는 단계;
상기 게이트전극 측벽에 절연막 스페이서를 형성하는 단계와,
상기 게이트전극과 절연막 스페이서를 마스크로 고농도의 제 2 도전형 불순물 이온을 주입하여 LDD 구조의 소오스/드레인 불순물 영역을 형성하는 단계를 포함하는 트랜지스터의 제조 방법을 제공하는 것을 특징으로 한다.
본 발명의 원리는 틸트 이온 주입 공정으로 채널 조절 이온을 소오스, 드레인 영역에 각각 한번 주입하여 채널 영역의 도핑 프로파일을 비대칭적으로 구현함으로써, 국부적으로 높은 채널 도핑 영역이 생성되므로 종래의 균일한 채널 영역의 도핑 프로파일을 갖는 소자보다 오프(Off) 누설전류를 감소시키고, 종래의 소자보다 문턱전압을 증가시킴으로 숏 채널 효과를 감소시켜 소자의 마진을 증가시키고, 게이트전극과 소오스 영역의 접합 면적을 드레인 영역 쪽보다 증가시켜 소자의 기생저항을 줄이고 소자의 동작 속도를 증가시키기 위한 것이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 도시한 단면도이고, 도 4는 본 발명의 실시 예에 따른 트랜지스터 및 그의 도핑 프로파일을 도시한 개략도이다.
도 3a를 참조하면, p형 반도체 기판(31) 상에 제 1 절연막(33)을 형성한다.
그리고, 게이트전극이 형성될 부위에만 투광부를 갖는 마스크를 사용한 사진식각 공정으로 상기 제 1 절연막(33)을 식각한다.
이어, 상기 제 1 절연막(33)을 마스크로 하는 틸트 이온 주입 방법을 사용하여 소오스 영역이 형성될 부위의 반도체 기판(31)에 제 1 채널 조절 이온(35)을 주입한다.
도 3b를 참조하면, 상기 제 1 절연막(33)을 마스크로 상기 제 1 채널 조절이온(35)의 주입 공정보다 큰 각의 틸트 이온 주입 방법을 사용하여 드레인 영역이 형성될 부위의 반도체 기판(31)에 제 2 채널 조절 이온(37)을 주입한다.
도 3c를 참조하면, 열산화 공정으로 상기 노출된 반도체 기판(31) 상에 게이트 산화막(39)을 성장시킨다.
그리고, 상기 게이트 산화막(39)을 포함한 제 1 절연막(33) 상에 다결정 실리콘층을 형성한다.
이어, 상기 제 1 절연막(33)을 식각 방지막으로 하는 화학적 기계 연마 방법에 의해 상기 다결정 실리콘층을 식각하여 게이트전극(41)을 형성한다.
도 3d를 참조하면, 상기 제 1 절연막(33)을 제거하고, 상기 게이트전극(41)을 마스크로 전면에 저농도 n형 불순물 이온을 이온 주입 하고, 드라이브 인 확산하여 상기 게이트전극(41) 양측의 반도체 기판(31) 표면내에 제 1 불순물 영역(43)을 형성한다.
그리고, 상기 게이트전극(41)을 포함한 전면에 질화막을 형성하고, 상기 질화막을 에치백하여 상기 게이트전극(41) 측벽에 질화막 스페이서(45)를 형성한다.
이어, 상기 게이트전극(41)과 질화막 스페이서(45)를 마스크로 고농도 n형 불순물 이온을 이온 주입하고 드라이브 인 확산하여 제 2 불순물 영역(47)을 형성한다.
여기서, 상기 제 1, 제 2 불순물 영역(43,47)으로 상기 게이트전극(41) 양측의 반도체 기판(31) 표면내에 LDD 구조의 소오스/드레인 불순물 영역을 형성한다.
본 발명의 트랜지스터의 제조 방법은 틸트 이온 주입 공정으로 채널 조절 이온을 소오스, 드레인 영역에 각각 한번 주입하여 채널 영역의 도핑 프로파일을 비대칭적으로 구현함으로써, 다음과 같은 이유에 의해 소자의 특성, 수율 및 신뢰성을 향상시키는 효과가 있다.
첫째, 국부적으로 높은 채널 도핑 영역이 생성되므로 종래의 균일한 채널 영역의 도핑 프로파일을 갖는 소자보다 오프 누설전류를 감소시킨다.
둘째, 종래의 소자보다 문턱전압을 증가시킴으로 숏 채널 효과를 감소시켜 소자의 마진을 증가시킨다.
셋째, 게이트전극과 소오스 영역의 접합 면적을 드레인 영역 쪽보다 증가시켜 소자의 기생저항을 줄이고 소자의 동작 속도를 증가시킨다.
Claims (1)
- 채널 영역을 노출시키는 절연막 패턴을 제 1 도전형의 반도체 기판 상에 형성하는 단계와,상기 절연막 패턴을 마스크로 하는 틸트 이온 주입 방법으로 소오스 영역이 형성될 부위의 반도체 기판에 제 1 채널 조절 이온을 주입하는 단계와,상기 절연막 패턴을 마스크로 상기 제 1 채널 조절 이온의 주입 공정보다 큰 각의 틸트 이온 주입 방법으로 드레인 영역이 형성될 부위의 반도체 기판에 제 2 채널 조절 이온을 주입하는 단계와,상기 노출된 반도체 기판 상에 게이트 절연막을 개재하며 상기 절연막 패턴과 동일한 두께의 게이트전극을 형성하고, 상기 절연막 패턴을 제거하는 단계와,상기 게이트전극을 마스크로 전면에 저농도의 제 2 도전형 불순물 이온을 주입하는 단계;상기 게이트전극 측벽에 절연막 스페이서를 형성하는 단계와,상기 게이트전극과 절연막 스페이서를 마스크로 고농도의 제 2 도전형 불순물 이온을 주입하여 LDD 구조의 소오스/드레인 불순물 영역을 형성하는 단계를 포함하는 트랜지스터의 제조 방법.
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