JPH06333942A - トランジスタの製造方法 - Google Patents
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Abstract
グ工程を利用することにより、従来方法より集積度を向
上させ、ソース領域の接合容量を減少して素子特性を向
上させたりすることができる非対称HS−GOLD M
OSFETの製造方法を提供する。 【構成】 低濃度のソース/ドレーン領域を前記半導体
基板内に対称的に形成したのち、基板全面に絶縁膜を形
成し異方性エッチングしてゲート側壁にスペーサを形成
し、前記ゲートおよびスペーサをマスクとして第2導電
型の不純物を半導体基板にイオン注入して第2導電型の
高濃度のソース/ドレーン領域を前記低濃度のソース/
ドレーン領域に各々隣接するように形成する。その後基
板全面にホトレジスト膜を塗布し、パターニングして前
記第2導電型のソース/ドレーン領域の方のスペーサを
露出させ、第1導電型の不純物を前記スペーサの除去さ
れた部分を介して半導体基板にイオン注入して低濃度の
ソース領域が形成された部分にp型ハロー領域を形成す
る。
Description
法に関し、特にディープサブミクロン(Deep Su
bmicron)の短チャネル効果とホットキャリヤ効
果とを共に解決できる非対称の構造のLDD(Asym
mertrical LightlyDoped Dr
ain)トランジスタに関する。
ロンの大きさに縮小(scale down)するにあ
たって、発生される短チャネル効果を解決するための方
法としてソース/ドレーン領域を浅い接合で形成する方
法、ゲート酸化膜の厚さを薄く形成する方法、またはチ
ャネルイオンを基板に深くイオン注入する方法等が提案
された。
ロンMOSFETにおいて、短チャネル効果は解決した
が、ホットキャリヤ効果を招来する問題点があった。す
なわち、上記方法により短チャネル効果を解決する場
合、ゲート電極のエッジ部分において高電界に形成され
てホットキャリヤが発生され、この発生されたホットキ
ャリヤによってMOSFETの動作特性の低下および寿
命短縮をもたらす問題点があった。短チャネル効果を減
少させるための他の方法として、バルク(Bulk)、
すなわち、基板の濃度を高くドーピングさせる方法があ
った。MOSFETのソース/ドレーン領域の接合容量
は不純物のドーピング濃度に比例して増加するので、前
述した方法は高くドーピングされた不純物濃度によって
ソース/ドレーン領域の接合容量の増加をもたらす問題
点があった。したがって、サブミクロンMOSFETを
設計することにあたって、短チャネル効果およびホット
キャリヤ効果を根源的に解決しなければならない。
を解決するために、種々構造のMOSFETが提案され
た。1μmのチャネル長を有するMOSFETのホット
キャリヤ効果を減少させるために、ドレーン領域が高く
ドーピングされた不純物領域と、この不純物領域に隣接
した低くドーピングされた不純物領域の二重構造を有す
るLDD MOSFETが最初に提案された。そして、
LDD MOSFETから発生される問題点を改善させ
るために、DI−LDD(Double Inplan
ted−LDD)が提案された。このDI−LDDは
0.6μm程度のチャネル長を有するMOSFETのパ
ンチスルーを保持し、しきい値を向上させるためのもの
である。
ET断面図である。Di−LDDMOSFETは、基板
上にn領域とn+ 領域14,16および15,17のソ
ース/ドレーン領域が形成され、チャネル領域上にゲー
ト絶縁膜12とゲート酸化膜13が形成された通常のL
DD MOSFETに前記ソース/ドレーン領域を覆う
ようにp型領域18,19が形成された構造を有する。
のためのn+ 領域14およびn領域16を、p型ハロー
領域18が覆い、ドレーン領域のためのn+ 領域15お
よびn領域17をp型領域19が覆うようにして、構造
的に対称をなし、また電気的にも対称的な動作特性を有
する。
Tは、チャネル長さが短くなればなるほどパンチスルー
を維持するために、パンチスルーストッパであるp型ハ
ロー領域18,19の濃度を増加させなければならな
い。これによって、ドレーン領域の電界が増加してブレ
ーキダウン(Breake−down)特性およびホッ
トキャリヤの信頼性が悪化されるので、チャネル長さが
0.25μm以下のMOSFETにはDI−LDD構造
を適用することができない不具合があった。また、DI
−LDD構造のMOSFETは、ソース/ドレーン領域
を覆うp型ハロー領域18,19の不純物の濃度増加
は、前述したようにソース領域とドレーン領域との接合
容量を増加して素子の動作特性は低下させる不具合があ
った。
ラップされたGOLD(Gate−Overlaped
LDD)が形成され、ソース領域では、ソース領域と
は反対の導電型を有するハロー領域が形成された非対称
HS−GOLD(Asymmertry Halo S
ource Gate−Overlaped LDD)
MOSFETが提案された。この非対称HS−GOLD
MOSFETは、Buti et al.,IEEE
Trans.on Electron Devic
e,Vol.38,No.8,pp1757〜199
1.によく開示されている。
SFETの製造工程図である。従来の非対称HS−GO
LD MOSFETを製造する工程は次の通りである。
まず、p型基板21上にしきい値電圧VT を調節するた
めのイオン注入を実施する。基板21上にゲート酸化膜
22を形成し、その上にポリシリコン膜を蒸着しパター
ニングしてゲート23を形成する。ついで、CVD酸化
膜24を基板全面に薄く蒸着する。傾斜イオン注入法を
利用してn型不純物を、大きい傾斜角度φでイオンを注
入してn領域25をLAITD(Large−Tilt
Implanted Drain)領域に形成する。
不純物を大きい傾斜角度αでイオンを注入してp型ハロ
ー領域26を形成する(図2(A)参照)。酸化膜を基
板全面に形成し、異方性エッチングでゲート23の側壁
にスペーサ27を形成する。
濃度で注入してソース領域のためのn+ 領域29とドレ
ーン領域のためのn+ 領域28を形成する。ついでタン
グステンシリサイド(TiSi2) 30を形成する(図
2(B)参照)。これにより、ソース領域のみにパンチ
スルーストッパであるp型ハロー領域26が形成され、
ドレーン領域は通常のLSS構造で形成された従来の非
対称HS−GOLD MOSFETは、ソース領域とド
レーン領域を電気的な非対称構造のドーピングプロフィ
ル(Doping profile)を最適化させるこ
とにより、パンチスルー抵抗性およびホットキャリヤの
信頼性を共に満足させることができる。
除されるので、ソース領域の直列抵抗と、オーバラップ
容量を減少させ、ドレーン領域におけるp型ハロー領域
の排除によってドレーン領域の接合容量を減少すること
により、回路の動作能力が向上される。
D MOSFETの特性を示すものである。図3を参照
すれば、優れたVTsat(Saturation thr
eshold)の特性を示し、図4および図5を参照す
れば、VDSmax (Isub =1μm/μm)は従来より約
0.7Vほど高いものを示している。
入法は、一定方向のみにイオンを注入することができる
から、ウェーハ上に一定方向、すなわち一方向に配列さ
れたトランジスタを製造する場合にだけ適用が可能であ
り、任意方向に配列されたトランジスタを製造する場合
には適用が不能であるという問題点があった。また、傾
斜イオン注入法を用いる場合にはウェーハ上に一定方向
のみにトランジスタを配列しなければならないので、ウ
ェーハ上に集積できるトランジスタ数は限定されること
となって、実際のVLSI製造の際、集積度が著しく減
少される問題点があった。本発明の目的は、傾斜イオン
注入法の代わりにフォトエッチング工程を利用すること
により、従来方法より集積度を向上させ、ソース領域の
接合容量を減少して素子特性を向上させることができる
非対称HS−GOLD MOSFETの製造方法を提供
することにある。
めに、本発明によれば、低能度の第1導電型半導体基板
上にゲート絶縁膜およびゲート電極を形成する段階と、
ゲートをマスクとして第2導電型の不純物を半導体基板
にイオン注入して第2導電型の低濃度のソース/ドレー
ン領域を、前記半導体基板内に対称的に形成する段階
と、基板全面に絶縁膜を形成し異方性エッチングしてゲ
ート側壁にスペーサを形成する段階と、前記ゲートおよ
びスペーサをマスクとして第2導電型の不純物を半導体
基板にイオン注入して第2導電型の高濃度のソース/ド
レーン領域を前記低濃度のソース/ドレーン領域に各々
隣接するように形成する段階と、基板全面にフォトレジ
スト膜を塗布しパターニングして前記第2導電型のソー
ス/ドレーン領域の方のスペーサを露出させる段階と、
第1導電型の不純物を前記スペーサの除去された部分を
介して半導体基板にイオン注入して低濃度のソース領域
が形成された部分にp型ハロー領域を形成する段階と、
を含むトランジスタの製造方法を提供する。
のMOSFETにおける製造工程図である。本発明の非
対称HS−GOLD MOSFET製造工程は、通常の
LDD形成工程により低濃度の不純物領域と高濃度の不
純物領域を有するソース/ドレーン領域を形成する段階
と、通常のフォトエッチング工程とイオン注入工程によ
って領域のみに高濃度の不純物領域に隣接したp型ハロ
ー領域を形成する段階とに大きく分けられる。
ース/ドレーン領域を形成する製造工程図である。図6
に示すように、p型半導体基板61上にゲート絶縁膜6
2を形成し、ポリシリコンを蒸着し、パターニングして
ゲート63を形成する。図7に示すように、ゲート63
をマスクとしてn型不純物を基板61に低濃度のイオン
を注入してソース/ドレーン領域のためのn- 領域6
4,65を形成する。図8に示すように、基板全面に絶
縁膜を形成した後、異方性エッチングしてゲート63の
側壁にスペーサ66を形成する。前記スペーサ66とゲ
ート63をマスクとしてn型不純物を高濃度でイオン注
入してn+ 領域64,65を図9に示すようにLDD構
造を形成する。
グ工程、すなわち、TLR工程を施してソース領域の方
にp型ハロー領域を形成する工程を示すものである。図
10に示すように、基板全面にわたってTLR(Tri
−Level Resist)工程により3重フォトレ
ジスト膜68を塗布する。3重フォトレジスト膜68は
フォトレジスト68−1、SOG膜68−2および上部
フォトレジスト68−3の3重構造を有する。
68の中、上部フォトレジスト68−3をフォトリスグ
ラフィ工程でパターニングする。すなわち、ソース領域
の側壁スペーサ66−1を露出させるためのパターンと
して上部フォトレジスト68−3をパターニングする。
図12に示すように、上部フォトレジスト68−3をマ
スクとしてSOG膜68−2をエッチングし、残存して
いる上部フォトレジスト68−3を除去する。図12−
図13に示すように、SOG膜68−2をマスクとして
下部フォトレジスト68−1をドライエッチングする。
ドライエッチング時に、エッチング終了点を適宜に選択
してエッチング終了し、ソース領域の方のスペーサ66
−1を露出させる。
域の方のスペーサ66−1を除去し、イオン注入してス
ペーサ66−1の除去された部分を介してP型不純物を
イオン注入してp- 型ハロー領域69を形成する。この
時、p- 型ハロー領域69を形成するためのP型不純物
のイオン注入工程は、そのドウズと注入エネルギーとを
素子の構造に応じて最適化して行う。p型MOSFET
の場合にはn- 型ハロー領域を形成する。
68−1とSOG膜68−2を除去すれば、図15に示
すように、ドレーン領域は低濃度のn- 領域68と高濃
度のLDD構造を有し、ソース領域は単一の高濃度n+
領域67と、パンチツールストッパとして前記高濃度の
n+ 領域67に隣接したp- 型ハロー領域69を有する
非対称のHS−GOLD MOSFETを得ることにな
る。従来構造では、p型ハロー領域26が図7に示すよ
うに、ソース領域であるn+ 領域29を覆う構造で形成
されているが、本発明ではp- 型ハロー領域69が図1
5に示すように、ソース領域であるn+ 領域67に隣接
して形成された構造を有する。
フォトレジストを用いたフォトエッチング工程とイオン
注入工程にとによってパンチスルーストッパであるp-
型ハロー領域を形成することにより、別途の追加工程な
くて従来よりずっと間断な工程により、非対称のHS−
GOLD MOSFETを容易に製造することができ
る。したがって、本発明は従来の非対称HS−GOLD
MOSFETの長点である優れた短チャネル効果と、
ホットキャリヤの信頼性および優れた電気的な動作特性
をそのまま維持する一方、従来とは異なって、ハロー領
域を形成するために傾斜イオン注入法を利用せず、ウェ
ーハ上に任意方向(いずれかの方向)に配列されたトラ
ンジスタの集積時にも有用に使用でき、VLSIに適用
する場合には集積度が増大する効果がある。また、ハロ
ー領域が高濃度のソース領域を覆わなくて、高濃度のソ
ース領域に隣接するように形成されているので、従来よ
りソース領域の接合容量を減少させることができる。し
たがって、本発明は3.5Vの電源電圧によって動作さ
れるサブコータミクロン(0.25μm)のチャネル長
さを有するMOSFETが具現される。
である。
Tの製造工程図である。
Tにおける物理的ゲート長さの関数で示したVT のグラ
フである。
Tにおける物理的ゲート長さの関数で示したVDSmax の
グラフである。
Tにおける物理的ゲート長さの関数で示したドレーンビ
ーク電界のグラフである。
ETにおける製造工程図である。
ETにおける製造工程図である。
ETにおける製造工程図である。
ETにおける製造工程図である。
FETにおける製造工程図である。
FETにおける製造工程図である。
FETにおける製造工程図である。
FETにおける製造工程図である。
FETにおける製造工程図である。
FETにおける製造工程図である。
Claims (3)
- 【請求項1】 第1導電型の低濃度の半導体基板上にゲ
ート絶縁膜およびゲート電極を形成する段階と、 第2導電型の不純物を、ゲートをマスクとして半導体基
板にイオン注入して第2導電型の低濃度のソース/ドレ
ーン領域を、前記半導体基板内に対称的に形成する段階
と、 基板全面に絶縁膜を形成し、異方性エッチングしてゲー
ト側壁にスペーサを形成する段階と、 ゲートおよびスペーサをマスクとして第2導電型の不純
物を半導体基板にイオン注入して第2導電型の高濃度の
ソース/ドレーン領域を前記低濃度のソース/ドレーン
領域に各々隣接するように形成する段階と、 基板全面にホトレジスト膜を塗布してパターニングして
ソース領域上方のスペーサを露出させる段階と、 前記露出されたスペーサを除去する段階と、 第1導電型の不純物をスペーサの除去された部分を介し
て半導体基板にイオン注入して低濃度のソース領域が形
成された部分にp型ハロー領域を形成する段階と、 を含むことを特徴とするトランジスタの製造方法。 - 【請求項2】 前記ソース領域の方のスペーサを、TL
R工程により露出させることを含むことを特徴とする第
1項記載のトランジスタの製造方法。 - 【請求項3】 前記ソース領域の方のスペーサを露出さ
せる工程は、下部フォトレジスト、SOG膜および上部
フォトレジストの3重フォトレジスト膜を基板全面にわ
たって塗布する段階と、 前記上部フォトレジストをフォトリソグラフィ工程によ
りパターニングする段階と、 前記パターニングされた上部フォトレジストをマスクと
してSOG膜をパターニングする段階と、 前記残存している上部フォトレジストを除去する段階
と、 前記パターニングされたSOG膜をマスクとして前記下
部フォトレジストをエッチングしてソースの方のスペー
サを露出させる段階と、 残存しているSOG膜および下部フォトレジストを順次
除去する段階と、 を含むことを特徴とする第2項記載のトランジスタの製
造方法。
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