JP2004260132A

JP2004260132A - 半導体装置の製造方法

Info

Publication number: JP2004260132A
Application number: JP2003367284A
Authority: JP
Inventors: Tomoko Matsuda; 友子松田
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2003-02-05
Filing date: 2003-10-28
Publication date: 2004-09-16

Abstract

【課題】チャネリング効果を利用したイオン注入（チャネリング注入）でソース・ドレイン領域を形成するに際し、チャネリング注入時にマスクの一部となるゲート電極側壁膜を成膜し直すことなく形成することができる半導体装置の製造方法を提供する。
【解決手段】半導体基板（１１）に形成したゲート絶縁膜（１４）及びゲート電極（１５）に対し自己整合的に第１導電型不純物をイオン注入して第１のソース・ドレイン領域（１６ｎ、１６ｐ、１７ｎ、１７ｐ）を形成する。その後、ゲート電極に側壁膜（１９）を形成する。側壁膜を形成したゲート電極に対し自己整合的に第１導電型不純物をイオン注入し、第１のソース・ドレイン領域より深い深さを有する第２のソース・ドレイン領域（２１ｐ、２１ｎ）を形成する。このとき、イオン注入の角度は、半導体基板の面方位、すなわち、チャネリング現象が発生する結晶面の面方向に対して±３°以内の角度とする。
【選択図】図２

Description

本発明は、半導体装置の製造方法に関し、さらに詳しくは、短チャネル効果を抑制し、且つ、低消費電力及び高速動作が可能なＭＯＳ型トランジスタを備える半導体装置の製造方法に関する。

半導体装置の高集積化、高速作動及び低消費電力化の要請に伴い、ＭＯＳ型トランジスタの構造及びその製造方法については、種々の提案がなされている。

図５は、特許文献１（特開２００１−１５７４５号公報）に記載されている従来のＭＯＳトランジスタの構造を示すものである。同図において、ゲート電極５１３及びゲート酸化膜５１２の直下にハロー領域（ポケット領域）５１９と、そのハロー領域１９に接続されるソース・ドレインエクステンション領域５１５、及び、ディープソース・ドレイン領域５２１とを有するＭＯＳトランジスタが開示されている。このハロー領域５１９はソース・ドレインエクステンション領域５１４の拡がりを抑制し、ディープソース・ドレイン領域５２１はハロー領域５１９を形成するためのポケットイオン注入による基板濃度上昇を抑制するために形成される。しかしながら、この特許文献１に開示された方法では、ソース・ドレインエクステンション領域５１４の拡がり抑制と、ディープソース・ドレイン領域５２１の深さ確保とを両立させることが困難であった。

図６（ａ）〜（ｃ）は、本願出願人が上記特許文献１の課題を解決すべく出願した（特願２００１−２１２０７３号）ＭＯＳトランジスタの製造方法を示すものである。

図６（ａ）に示す通り、ゲート電極６１３の側壁にサイドウオール６１４を形成後、半導体基板６１１の配向面と整合させてイオン注入を行いディープＳＤ領域６２４を形成し、その後通常のイオン注入によりソース・ドレイン領域６２５を形成する。ソース・ドレイン領域６２５を形成後サイドウオール６１４を除去し、ゲート電極６１３をマスクとするイオン注入を行いＳＤエクステンション領域６２６を形成して、図６（ｂ）の構造となる。ＳＤエクステンション領域６２６の形成後、ポケットイオン注入を行ってポケット領域６２７を形成し、再度、ゲート電極６１３の側壁にサイドウオール６２８を形成して図６（ｃ）の構造を得る。図６（ｃ）の構造からさらに、全面にチタンまたはコバルトのような金属を形成し、金属シリサイド層形成のための熱処理を行い、ゲート電極６１３およびＳＤエクステンション領域６２６上に金属シリサイド層を形成する。

特開２００１−１５７４５号公報（図５）

本願出願人が先に出願した特願２００１−２１２０７３号では、ゲート電極６１３にサイドウオール６１４を形成後、最初に、ディープＳＤ領域６２４を形成するためのチャネリング注入を行っている。チャネリング注入では、シリコン基板６１１の配向面とイオン注入角度とを正確に整合させることの他に、半導体基板６１１内に高濃度のイオン注入が既になされていないこと、及び、半導体基板６１１がアモルファス化していないことが好ましいからである。

そのディープＳＤ領域６２４及びソース・ドレイン領域６２５を形成後、サイドウオール６１４を除去してＳＤエクステンション領域６２６及びポケット領域６２７を形成し、再度、ゲート電極６１３にサイドウオール６２８を形成していた。つまり、ＭＯＳトランジスタのソース・ドレイン領域を完成させるまでに、２回のサイドウオール形成工程を必要としていた。サイドウオールの形成には熱処理が伴うため、半導体基板６１１における不純物拡散領域の拡がりが懸念される。当然に、製造工程増加に伴う製造歩留まりの低下や製造コストの増加も伴う。

本発明の目的は、ＭＯＳトランジスタの製造工程の増加を伴うことなく、ソース・ドレインの深さ方向の不純物濃度勾配がなだらかで、かつ、チャネル方向の不純物領域の拡がりを抑制した半導体装置の製造方法を提供することを目的とする。

本発明による半導体装置の製造方法では、半導体基板に形成したゲート絶縁膜及びゲート電極に対し自己整合的に第１導電型不純物をイオン注入して第１のソース・ドレイン領域を形成する。その後、ゲート電極に側壁膜を形成する。側壁膜を形成したゲート電極に対し自己整合的に第１導電型不純物をイオン注入し、第１のソース・ドレイン領域より深い深さを有する第２のソース・ドレイン領域を形成する。このとき、イオン注入の角度は、半導体基板の面方位、すなわち、チャネリング現象が発生する結晶面の面方向（面に対して垂直な方向。以下このように表現する。）に対して±３°以内の角度とする。

前記第１のソース・ドレイン領域はｐ型不純物をイオン注入することにより形成し、前記第２のソース・ドレイン領域はインジウム（Ｉｎ）又はボロン（Ｂ）をチャネリング現象が発生する条件でイオン注入することにより形成する。これにより、短チャネル効果を抑制したｐ型ＭＯＳトランジスタを形成することができる。

ｎ型ＭＯＳトランジスタを形成する場合、前記第１のソース・ドレイン領域はｎ型不純物をイオン注入することにより形成し、前記第２のソース・ドレイン領域は砒素（Ａｓ）又はアンチモン（Ｓｂ）をチャネリング現象が発生する条件
でイオン注入することにより形成する。

前記第２のソース・ドレイン領域を形成後、さらに、前記側壁膜を形成したゲート電極に対し自己整合的に第１導電型不純物をイオン注入して第３のソース・ドレイン領域を形成してもよい。これにより、ＭＯＳトランジスタのソース・ドレイン領域の抵抗値を減少させることができ、高速動作やラッチアップ耐性が向上する。

前記第２のソース・ドレイン領域をチャネリング現象を利用したイオン注入で行う際、半導体基板を冷却することでより効率的にチャネリング現象を発生させることが可能となる。すなわち、イオン注入に伴う結晶の格子欠陥を発生させることなく、また、第２のソース・ドレイン領域の横拡がりを抑制したＭＯＳトランジスタを形成することが可能となる。この冷却温度は−１００°Ｃ以下とするのが好適である。

以上説明したように、本発明によれば、第１のソース・ドレイン領域（ポケット領域及びエクステンション領域）を形成後チャネリング注入により第２のソース・ドレイン領域（ディープソース・ドレイン領域）を形成するため、ゲート電極側壁膜の形成を１度で済ませることができる。その結果、ゲート電極側壁膜の形成に伴う熱処理によりソース・ドレイン領域における不純物プロファイルの変化が少なく、短チャンネル効果を抑制したＭＯＳトランジスタを提供することが可能となる。

以下、図面を参照して本発明の好適な実施形態例に基づいて本発明を詳細に説明する。

図１から図３は、本発明の実施形態例に係わる半導体装置の製造方法を説明するため、各主要な工程における半導体装置の断面図を順次記載したものである。なお、以下の説明で、「ソース・ドレイン領域」という用語を使用するが、その意味は、ソース領域又はドレイン領域として作用する不純物拡散領域の意味である。

図１（ａ）において、左側の領域はｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳ、と記載。）が形成される領域であり、右側の領域はｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳ、と記載。）が形成される領域である。ｐ型の半導体基板１１を素子分離領域１３で区画し、ＭＯＳトランジスタが形成される領域を互いに絶縁分離する。同図では、ｐＭＯＳ形成領域にはｎウエル１２が形成され、素子分離領域１３とともにｎＭＯＳ形成領域から電気的に絶縁分離されている。なお、図示はしていないが、ｎＭＯＳ形成領域にも必要に応じｐウエルを形成する。ＭＯＳトランジスタ形成領域を絶縁分離後、半導体基板１１上にゲート絶縁膜及びゲート電極を順次積層し、ｐＭＯＳ及びｎＭＯＳ形成領域にゲート絶縁膜１４及びゲート電極１５としてパタン形成（エッチング）する。

ゲート電極を形成後、ｐＭＯＳ形成領域をフォトレジスト１８ｐで覆い、ｐ型ポケット領域１６ｎ及びｎ型エクステンション領域１７ｎをｎＭＯＳ形成領域に順次形成する。ｐ型ポケット領域とは、ＭＯＳトランジスタのショートチャネル効果を抑制するため、ゲート電極下部におけるソース・ドレイン領域の端部に形成するウエルと導電型の不純物領域である。具体的には、ゲート電極１５をマスクとして、半導体基板１１の面方向から３０°傾斜させてインジウム（Ｉｎ）をエネルギー６０ＫｅＶ、ドーズ量２．４ｘ１０13（以下、指数部をＥ１３、と記載し、ドーズ量としては２．４Ｅ１３）ｃｍ-2の条件で、半導体基板１１全体を回転させながらイオン注入する。引き続き、エクステンション領域１７ｎを形成する。イオン注入条件としては、砒素（Ａｓ）をエネルギー２ＫｅＶ、ドーズ量５Ｅ１４ｃｍ-2の条件で、半導体基板１１の面方向と平行（傾斜角０°）にゲート電極１５をマスクにイオン注入する。この結果、ゲート電極１５に対して自己整合的にポケット領域１６ｎ及びエクステンション領域１７ｎが形成される。なお、以上の説明では、ｐ型ポケット領域１６ｎの形成後ｎ型エクステンション領域１７ｎを形成したが、それら領域の形成順序は逆でも問題はない。

次に、図１（ｂ）に示す通り、フォトレジスト１８ｐを剥離後、ｎＭＯＳ形成領域をフォトレジスト１８ｎで覆い、ｐＭＯＳ形成領域にｎ型ポケット領域及びｐ型エクステンション領域１７ｐを形成する。ｎ型ポケット領域１６ｐは、ゲート電極１５をマスクとして、半導体基板１１の面方向から３０°傾斜させて砒素（Ａｓ）をエネルギー４５ＫｅＶ、ドーズ量２Ｅ１３ｃｍ-2の条件で、半導体基板１１全体を回転させながらイオン注入する。引き続き、エクステンション領域１７ｐを形成する。イオン注入条件としては、フッ化ボロン（ＢＦ2）をエネルギー２．５ＫｅＶ、ドーズ量５Ｅ１４ｃｍ-2の条件で、半導体基板１１の面方向と平行（（傾斜角０°）にゲート電極１５をマスクにイオン注入する。この結果、ゲート電極１５に対して自己整合的にポケット領域１６ｐ及びエクステンション領域１７ｐが形成される。なお、以上の説明では、ｎ型ポケット領域１６ｐの形成後ｐ型エクステンション領域１７ｐを形成したが、それら領域の形成順序は逆でも問題はない。

次に、図１（ｃ）に示す通り、フォトレジスト１８ｎを剥離後、ゲート電極１５及びゲート絶縁膜１４の側壁にゲート側壁膜１９を形成する。このゲート側壁膜１９の形成方法は、既によく知られており、説明は省略する。

ゲート側壁膜１９を形成後、図２（ａ）に示す通り、ｎＭＯＳ形成領域をフォトレジスト２０ｎで覆い、ｐＭＯＳ形成領域にｐ型ディープソース・ドレイン領域２１ｐを形成する。このｐ型ディープソース・ドレイン領域２１ｐの形成は、インジウム（Ｉｎ）をエネルギー６０〜１５０ＫｅＶ、ドーズ量５Ｅ１２ｃｍ-2〜２Ｅ１３ｃｍ-2の条件で半導体基板１１にイオン注入する。

このインジウムをイオン注入する場合、半導体基板１１の面方向とイオン注入の角度が重要である。ここでは、半導体基板１１の表面には、半導体基板１１を構成するシリコンの結晶面（１００）が現れているとする。この結晶面に対して垂直、すなわち、半導体基板１１の面方向に対して０°の角度でインジウムをイオン注入すると、いわゆるチャネリング現象によりインジウムが半導体基板１１の深い位置まで達する。本発明のディープソース・ドレインを形成するには、半導体基板１１の面方向に対するイオン注入の角度は±３°以内の角度、好ましくは±１°以内の角度で行うと好適である。

半導体基板では、イオン注入の際にチャネリング現象が発生しないよう、その表面の面方向に対しチャネリング現象が発生する結晶面の方向（以下、面方位、と記載。）をわずかにずらせたものも使用される場合がある。そのような基板は、一般にオフセット基板と呼ばれるが、半導体基板の面方向に対してイオン注入の角度を０°に保つことにより、チャネリング現象を利用したイオン注入（以下、チャネリング注入、と記載。）を可能とするためである。オフセット基板の場合、本発明のイオン注入角度は、面方位（チャネリング現象が発生する結晶面の方向）に対して、上記角度の範囲内で行うことによりディープソース・ドレイン領域を実現することができる。なお、他の結晶面、例えば（１１１）面でも同様にチャネリング現象が発生するが、この場合は、（１１１）面の面方位に対するイオン注入角度と読み替えればよい。

このチャネリング現象を発生させるには、面方位とイオン注入角度とを正確に整合させることの他に、半導体基板１１内には高濃度のイオン注入が既になされていないこと、及び、半導体基板１１がアモルファス化していないことが好ましいことは、本願出願人が先にした出願の明細書に記載されている通りである。先の出願では、この点を考慮して、まず最初にディープソース・ドレイン領域を形成するためのチャネリング注入を行っている。しかしながら、本願出願人がさらに検討を重ねた結果、ポケット領域及びエクステンション領域を既に形成した半導体基板に対してチャネリング注入を実施しても、目的とするディープソース・ドレイン領域の形成には問題がないことが判明した。

先の出願では、ゲート電極を形成後、チャネリング注入すべき領域を制限するため、１回目のサイドウオール６１４の形成が必要であった。そのチャネリング注入後、ソース・ドレイン領域６２５を形成、ゲート側壁膜６１４を除去し、ＳＤエクステンション領域６２６及びポケット領域６２７を形成する。その後、２回目のサイドウオール６２８を形成する。

これに対し、本発明の実施形態例では、チャネリング注入によるディープソース・ドレイン領域の形成とポケット領域及びエクステンション領域との形成工程を入れ替えることにより、ゲート側壁膜の形成を１回に抑えることが可能となる。この結果、ゲート側壁膜形成に伴う製造工程の増加、及び、熱処理工程の増加を抑制可能となった。

ｐ型ディープソース・ドレイン領域２１ｐ形成後、引き続き、ｐ型ソース・ドレイン領域２２ｐを形成する。このｐ型ソース・ドレイン領域２２ｐに形成は、ボロン（Ｂ）をエネルギー２ＫｅＶ、ドーズ量３Ｅ１５ｃｍ-2でイオン注入することにより行った。
ｐ型ソース・ドレイン領域２２ｐ形成後、ｎＭＯＳ形成領域を覆うフォトレジスト２０ｎを除去し、ｐＭＯＳ形成領域をフォトレジスト２０ｐで覆い、ｎＭＯＳ形成領域にｎ型ディープソース・ドレイン２１ｎを形成した断面図が、図３（ａ）である。ｎ型ディープソース・ドレイン２１ｎの形成条件は、砒素（Ａｓ）をエネルギー８ＫｅＶ、ドーズ量４Ｅ１５ｃｍ-2、半導体基板１１の面方向に対し０°の角度でチャネリング注入した。

その後、図３（ｂ）に示す通り、ｎ型ソース・ドレイン領域２２ｎの形成を行う。その形成条件は、リン（Ｐ）をエネルギー１０ＫｅＶ、ドーズ量１Ｅ１５ｃｍ-2でイオン注入した。フォトレジスト２０ｐ剥離後、ソース・ドレイン活性化のためＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）処理を行う。

図４は、チャネリング注入をインジウム（Ｉｎ）とフッ化ボロン（ＢＦ2）で行った場合のプロファイルを示す図である。インジウム（Ｉｎ）のイオン注入条件は、エネルギー６０ＫｅＶ、ドーズ量５Ｅ１２ｃｍ-2、フッ化ボロン（ＢＦ2）のイオン注入条件は、エネルギー４０ＫｅＶ、ドーズ量５Ｅ１２ｃｍ-2である。なお、図４（ａ）（ｂ）において、プロファイル曲線に対し、上記物質名を矢印で複数箇所指している。各物質に対応したプロファイル曲線は数カ所で交差しているため、各物質のイオン注入に対応するプロファイル曲線を明確にするためである。

図４（ｂ）は、ゲート絶縁膜１４と半導体基板１１との界面の位置を基準として、インジウム（Ｉｎ）又はフッ化ボロン（ＢＦ2）をチャネリング注入した場合の、インジウム又はボロン（Ｂ）の半導体基板１１における濃度プロファイルを測定した結果である。同図から、インジウムとボロンの濃度変化を比較すると、インジウムはボロン等の他の元素より、深さによらずより均一の濃度で半導体基板１１にイオン注入されることがわかる。また、インジウムの場合、チャネリング注入することにより縦方向（イオン注入の方向）にのみ選択的に拡散し、横方向への拡散を抑制することができる。さらに、チャネリング注入を抑制したイオン注入に比べ、インジウムのチャネリング注入で発生する格子欠陥の量は小さい。これらの特徴から、ソース・ドレイン領域の寄生容量、ＭＯＳトランジスタ
のリーク電流、短チャネル効果の抑制を図ることが可能となる。

図４（ａ）は、ポリシリコンからなるゲート電極におけるインジウム又はボロンの濃度プロファイルを測定した結果である。チャネリング注入の条件は図（ｂ）と同じである。この図から、インジウムをポリシリコンにチャネリング注入した場合、ポリシリコン表面近傍からゲート絶縁膜（シリコン酸化膜）及び半導体基板（シリコン基板）への深さ方向に向かって、インジウムの濃度は急激に減少している。つまり、シリコン（Ｓｉ）の多結晶体であるポリシリコンにおいては、半導体基板（シリコンの単結晶体）でチャネリング注入が発生する条件でイオン注入しても、チャネリング現象は発生していないことがわかる。この結果、ディープソース・ドレイン形成のためのチャネリング注入を行っても、ＭＯＳトランジスタの閾値を調整するためのイオン注入が不要となる。

図２（ａ）及び図３（ａ）におけるｐ型ディープソース・ドレイン領域２１ｐ及びｎ型ディープソース・ドレイン領域２１ｎを形成するに際し、半導体基板１１を冷却することによりチャネリング注入の効果をより一層顕著にすることができる。半導体基板１１を−１００°Ｃ以下の温度まで冷却することにより、同じイオン注入エネルギーならより深く均一な濃度プルファイルで、同じ深さならより小さい注入エネルギーでチャネリング注入を実施することができる。

本発明の実施形態に係わる半導体装置の製造方法を順次に示す半導体装置の断面図。図１に続く工程を示す半導体装置の断面図。図２に続く工程を示す半導体装置の断面図。本発明の実施形態に係る半導体装置に形成されたｐチャネルＭＯＳトランジスタについて、不純物濃度を深さ方向に測定したプロファイル。特許文献１（特開２００１−１５７４５号公報）に記載されているＭＯＳトランジスタの断面図。本願出願人が先に出願した半導体装置の製造方法を順次に示す半導体装置の断面図。

符号の説明

１１、５１１、６１１半導体基板
１２、６２３ｎウエル
１３、６２２素子分離領域
１４、５１２、６１２ゲート絶縁膜
１５、５１３、６１３ゲート電極
１６ｐ、６２７ｎ型ポケット領域
１６ｎｐ型ポケット領域
１７ｐ、６２６ｐ型エクステンション領域
１７ｎｎ型エクステンション領域
１８ｐ、１８ｎ、２０ｎ、２０ｐフォトレジスト
１９、５１４、６１４、６２８ゲート側壁膜
２１ｐ、６２４ｐ型ディープソース・ドレイン領域
２１ｎｎ型ディープソース・ドレイン領域
２２ｐ、６２５ｐ型ソース・ドレイン領域
２２ｎｎ型ソース・ドレイン領域
５１５ソース・ドレイン・エクステンション領域
５１９ハロー構造
５２１ディープ・ソース・ドレイン

Claims

異なる深さのソース・ドレイン領域を有するＭＯＳトランジスタを有する半導体装置の製造方法において、半導体基板にゲート絶縁膜及びゲート電極を形成する第１の工程と、該ゲート電極に対し自己整合的に第１導電型不純物をイオン注入して第１のソース・ドレイン領域を形成する第２の工程と、該第２の工程後、前記ゲート電極側壁に絶縁膜を形成する第３の工程と、前記ゲート電極及びその側壁に形成された絶縁膜に対し自己整合的に、チャンネリング現象が起こるような角度で第１導電型不純物をイオン注入して前記第１のソース・ドレイン領域より深い深さを有する第２のソース・ドレイン領域を形成する第４の工程、とを有することを特徴とする半導体装置の製造方法。
前記チャンネリング現象が起こるような角度は、前記半導体基板の面方位に対して±３°以内であることを特徴とする請求項１記載の半導体装置の製造方法。
前記第１導電型不純物はｐ型不純物であり、前記第４の工程における第１導電型不純物はインジウム（Ｉｎ）又はボロン（Ｂ）であることを特徴とする請求項１または請求項２記載の半導体装置の製造方法。
前記第１導電型不純物はｎ型不純物であり、前記第４の工程における第１導電型不純物は砒素（Ａｓ）又はアンチモン（Ｓｂ）であることを特徴
とする請求項１または請求項２記載の半導体装置の製造方法。
前記第４の工程後、さらに、前記ゲート電極及びその側壁に形成された絶縁膜に対し自己整合的に第１導電型不純物をイオン注入して第３のソース・ドレイン領域を形成する第５の工程を有することを特徴とする請求項１乃至４何れか一記載の半導体装置の製造方法。
前記第４の工程において、前記半導体基板を冷却しながら前記第２のソース・ドレイン領域を形成することを特徴とする請求項１乃至５記載の半導体装置の製造方法。
前記半導体基板の冷却は−１００°Ｃ以下であることを特徴とする請求項６記載の半導体装置の製造方法。