JP2007287798A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ＬＤＭＯＳトランジスタのチャネル領域形成の精度を向上させる。他の素子（ＭＯＳトランジスタ）と混載する場合において、各素子の特性を損なわない半導体装置及びその製造方法を提供する。
【解決手段】第１のポリシリコン層６をマスクとしてイオン注入し、自己整合的にボディ層８を形成する。次に、第１のポリシリコン層６を含めた半導体基板１の表面にポリシリコン層１２を例えばＣＶＤ法で形成する。次に、ポリシリコン層１２をエッチバックし、第１のポリシリコン層６の少なくとも側壁に、ゲート電極の一部となる第２のポリシリコン層１３を形成する。第２のポリシリコン層１３の側面をマスクとしてボディ層８にイオン注入し、自己整合的にソース領域２３を形成する。このようにボディ層８とソース領域２３の両者を自己整合的に形成し、第２のポリシリコン層１３の幅でチャネルの長さを調節する。
【選択図】図５

Description

本発明は半導体装置及びその製造方法に関し、特に、ＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｅｄ ＭＯＳ）タイプのトランジスタに関するものである。

ＬＤＭＯＳトランジスタ構造とは、半導体基板表面に形成した拡散領域に対して導電型の異なる不純物を拡散させることで新たな拡散領域を形成し、これらの拡散領域の横方向拡散の差を実効チャネル長として利用するものである。かかる構造は、短いチャネルが形成されるので、低オン抵抗化・高ドレイン耐圧化に適しており、ＬＣＤドライバー，モータードライバー，ＥＬドライバーや電源回路等に応用されている。

図７は従来のＮチャネル型のＬＤＭＯＳ型ＭＯＳトランジスタの構造を示す断面図である。Ｐ型の半導体基板１００の表面にＮ型の低濃度ドレイン領域１０１が形成され、この低濃度ドレイン領域１０１に隣接してＰ−型のボディ層１０２が形成されている。また、低濃度ドレイン領域１０１及びＰ−型のボディ層１０２の表面にはゲート絶縁膜１０３が形成されている。また、低濃度ドレイン領域１０１の表面には、ゲート絶縁膜１０３に連なった厚いフィールド絶縁膜１０４が形成されている。そして、ゲート絶縁膜１０３上にゲート電極１０５が形成されている。

また、ゲート電極１０５の一方の端に隣接してボディ層１０２の表面にソース領域１０６が形成されている。また、ソース領域１０６に隣接して、ボディ層１０２の電位固定用のＰ＋型の電位固定層１０７が形成されている。

さらに、ゲート電極１０５の他端に隣接し、低濃度ドレイン領域１０１内の表面にはＮ＋型の高濃度ドレイン領域１０８が形成されている。また、ゲート電極１０５下であって低濃度ドレイン領域１０１とソース領域１０６との間のボディ層１０２の表面にチャネル領域ＣＨが形成されている。

上述した従来のＬＤＭＯＳトランジスタ構造では、高濃度ドレイン領域１０８に高いドレイン電圧を印加した場合、低濃度ドレイン領域１０１及びボディ層１０２に空乏層が広がり、ドレイン電界が緩和されるため高いソース・ドレイン耐圧を得る事ができる。

ここで、上記チャネル領域ＣＨを形成するためには、以下の２つの方法を主に用いていた。第１の方法は以下のとおりである。ゲート電極１０５を形成する前に、リソグラフィ技術により低濃度ドレイン領域１０１及びボディ層１０２を形成する。その後、ゲート電極１０５を形成し、ゲート電極１０５をマスクとしてボディ層１０２内にソース領域１０６を自己整合的に形成させる。これにより、低濃度ドレイン領域１０１とソース領域１０６との間におけるボディ層１０２の表面がチャネル領域ＣＨとなる。

第２の方法は、以下のとおりである。低濃度ドレイン領域１０１及びゲート電極１０５を形成後、このゲート電極１０５のうちソース領域側となる側面をマスクとしてイオン注入する。そして、熱処理を行い、当該イオンをゲート電極１０５下方に拡散させることでボディ層１０２を形成する。次に、この拡散させたボディ層１０２の表面にゲート電極１０５をマスクとしたイオン注入を行い、ボディ層１０２内にソース領域１０６を形成する。そして、低濃度ドレイン領域１０１とソース領域１０６との間におけるボディ層１０２の表面がチャネル領域ＣＨとなる。
特開２００４−３９７７４号公報

しかしながら、上述した第１の方法でボディ層１０２にチャネル領域ＣＨを形成しようとする場合、ボディ層１０２を自己整合的に形成できないため、リソグラフィの加工精度，マスクの合わせズレによりチャネル長が変化してしまう。その結果として所望の特性をもったＬＤＭＯＳトランジスタが得られ難く、信頼性及び歩留まりが低下するという問題があった。また、当該チャネル長の変化を考慮してマージンをとる観点から、微細なチャネルを形成することが困難でありトランジスタサイズが大きくなるという問題があった。

また、上述した第２の方法では、ゲート電極１０５形成後にボディ層１０２形成のためのイオン注入をし、その後当該イオンをゲート電極１０５の下方に拡散させるための熱処理を行っている。このようにボディ層１０２を熱拡散によって形成し、チャネル領域ＣＨを形成するためには、通常高温（約９５０℃）下で所定時間（約１時間）の熱処理が行われる。そのため同一半導体基板上にＬＤＭＯＳトランジスタ以外の他の素子（例えば、通常のＭＯＳトランジスタ）を形成する場合、他の素子に注入されていたしきい値調整用等の不純物イオンが同時に熱拡散してしまい、特性が劣化（例えば、しきい値電圧の変化・バラツキ、短チャネル効果の発生等）するという問題があった。なお、この問題を解決するために熱処理量を小さく（低温，短時間）することもできるが、熱処理が十分でない場合にはＬＤＭＯＳトランジスタのチャネル領域ＣＨが十分に形成されず、所望の動作特性が得られないという別の問題が生じてしまう。

そこで、本発明はＬＤＭＯＳトランジスタのチャネル領域形成の精度を向上させ、装置の信頼性及び歩留まりを向上させるとともに、他の素子と混載する場合において、各素子の特性を損なわない半導体装置の製造方法を提供することを目的とする。

本発明の主な特徴は以下のとおりである。すなわち、本発明の半導体装置の製造方法は、半導体基板の表面にソースまたはドレイン領域となる第１導電型の第１の不純物領域を形成する工程と、前記半導体基板の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、ゲート電極となるパターニングされた第１の電極層を形成する工程と、前記第１の電極層をマスクとしてイオン注入を行い、前記第１の不純物領域内に、または前記第１の不純物領域に隣接する第２導電型のボディ層を形成する工程と、前記第１の電極層の少なくとも側壁にスペーサー層を形成する工程と、前記スペーサー層をマスクとしてイオン注入を行い、前記ボディ層内にソースまたはドレイン領域となる第１導電型の第２の不純物領域を形成する工程とを有することを特徴とする。

また、本発明の半導体装置の製造方法は、半導体基板の第１領域にＬＤＭＯＳトランジスタを備え、前記半導体基板の第２領域にＭＯＳトランジスタを備えた半導体装置の製造方法であって、前記第１領域にソースまたはドレイン領域となる第１導電型の第１の不純物領域を形成する工程と、前記第１領域と前記第２領域を素子分離する素子分離絶縁膜を形成する工程と、前記半導体基板の表面に前記ＬＤＭＯＳトランジスタ及び前記ＭＯＳトランジスタのゲート絶縁膜をそれぞれ形成する工程と、前記ゲート絶縁膜上に、ゲート電極となるパターニングされた第１の電極層をそれぞれ形成する工程と、前記第１領域に係る前記第１の電極層をマスクとしてイオン注入を行い、前記第１の不純物領域内に、または前記第１の不純物領域に隣接する第２導電型のボディ層を形成する工程と、前記第２領域に係る前記第１の電極層をマスクとしてイオン注入を行い、前記ＭＯＳトランジスタ用のソース領域及びドレイン領域を形成する工程と、前記第１領域に係る第１の電極層の少なくとも側壁にスペーサー層を形成する工程と、前記スペーサー層をマスクとしてイオン注入し、前記ボディ層内にソースまたはドレイン領域と成る第１導電型の第２の不純物領域を形成する工程とを有することを特徴とする。

また、前記第２領域に係る前記第１の電極層の少なくとも側壁にスペーサー層を形成し、前記第２領域に係るスペーサ層をマスクとしてイオン注入し、前記ＭＯＳトランジスタ用の高濃度のソース領域及びドレイン領域を形成し、ＬＤＤ構造を形成する工程を有することを特徴とする。

また、前記スペーサー層を形成する工程が、前記パターニングされた第１の電極層を含めた前記半導体基板の表面に第２の電極層を形成する工程と、前記第２の電極層をエッチバックする工程とを有することを特徴とする。

また、本発明の半導体装置は、半導体基板と、前記半導体基板に形成されたソースまたはドレイン領域となる第１導電型の第１の不純物領域と、前記第１の不純物領域内に、または前記第１の不純物領域に隣接して形成された第２導電型のボディ層と、前記ボディ層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜及び前記第１の不純物領域上に形成された第１の電極層と、前記第１の電極層の少なくとも一方の側壁に形成されたスペーサー層と、前記スペーサー層をマスクとしたイオン注入を行って前記ボディ層内に形成された、ソースまたはドレイン領域となる第１導電型の第２の不純物領域とを有し、前記スペーサ層の下方がチャネル領域であることを特徴とする。

また、本発明の半導体装置は、前記スペーサー層が導電型の材料から成り、前記第１の電極層と前記スペーサー層とでゲート電極を構成していることを特徴とする。

本発明によれば、チャネル領域を自己整合的に形成できるので、チャネル領域形成の精度を向上させ、装置の信頼性及び歩留まりを向上させることができる。また、マスクの合わせズレを想定したマージンを考慮する必要がなくなるためトランジスタサイズを小さく設計することができる。

また、スペーサー層によってチャネル長を微細にコントロールできるため所望の動作特性をもったＬＤＭＯＳトランジスタを得ることができる。

また、スペーサー層によってチャネル長をコントロールしているため、ボディ層形成に際しての熱拡散が必要なくなる。そのため、チャネル形成に際して他の素子に注入されている不純物イオンが同時に熱拡散することはなく、他の素子の動作特性が劣化することを防止できる。

次に、本発明の実施形態について図面を参照しながら説明する。図１〜図５はそれぞれ製造工程順に示した断面図である。なお、以下の実施形態では、一例としてＮチャネル型のＬＤＭＯＳトランジスタと、Ｎチャネル型の通常ＭＯＳトランジスタとから成る半導体装置を示してある。

まず、図１に示すように、P型の半導体基板１のＬＤＭＯＳトランジスタ形成領域にイオン注入及び熱処理を行いＮ−型の低濃度ドレイン領域２を形成する。当該イオン注入は、不図示のレジスト膜をマスクとして用い、例えばリンイオンを加速電圧１４０〜１６０ＫｅＶ，注入量５×１０^１２／ｃｍ^２の条件で行う。その後、１２００℃で１５時間程度の熱処理を行う。

次に、選択酸化法（Ｓｅｌｅｃｔｉｖｅ Ｏｘｉｄａｔｉｏｎ Ｍｅｔｈｏｄ）によってフィールド絶縁膜３Ａ，３Ｂを形成し、ＬＤＭＯＳトランジスタ形成領域と通常ＭＯＳトランジスタ形成領域とを素子分離する。これは、いわゆるロコス（ＬＯＣＯＳ）と呼ばれているものである。フィールド絶縁膜３Ａ，３Ｂの膜厚は目標耐圧によっても異なるが、例えば３００ｎｍ〜１１００ｎｍ程度である。

次に、熱酸化法によりゲート絶縁膜４，５を形成する。４はＬＤＭＯＳトランジスタのゲート絶縁膜であり、５は通常ＭＯＳトランジスタのゲート絶縁膜である。ゲート絶縁膜４，５の膜厚は、例えば１５〜２００ｎｍ程度である。

次に、通常ＭＯＳトランジスタ形成領域にしきい値電圧調整用のチャネルイオン注入（チャネルドープ）を行う。当該イオン注入は、ＬＤＭＯＳトランジスタ形成領域に形成された不図示のレジスト膜をマスクとして、例えばボロンイオンを加速電圧４０ＫｅＶ，注入量８×１０^１２／ｃｍ^２の条件で行う。

次に、半導体基板１上の全面に導電材料としてポリシリコンを例えばＣＶＤ法により形成し、リン等の不純物をドープして所望の抵抗になるように調節する。その後、当該ポリシリコン層を選択的にエッチングすることで、図２に示すように後述するゲート電極の一部となる第１のポリシリコン層６，７を形成する。６はＬＤＭＯＳトランジスタのゲート電極の一部となるポリシリコン層であり、７は通常ＭＯＳトランジスタのゲート電極の一部となるポリシリコン層である。ここで、本実施形態においては、第１のポリシリコン層６の一方の端は低濃度ドレイン領域２の一端上に配置している。また、これらの膜厚は例えば３００ｎｍである。また、本実施形態では第１のポリシリコン層６，７を同一工程で形成しているが別工程であってもよい。

次に、ＬＤＭＯＳトランジスタ形成領域において、半導体基板１表面にイオン注入を行い、低濃度ドレイン領域２の一方の端に隣接したＰ−型のボディ層８を形成する。当該イオン注入は、ボディ層８形成領域を除く半導体基板１上を不図示のレジスト膜で覆い、第１のポリシリコン層６の一方の側面をマスクとして用いる。具体的には例えばボロンイオンを加速電圧８０ＫｅＶ，注入量１．５×１０^１３／ｃｍ^２の条件で行う。第１のポリシリコン層６をマスクとしているため、ボディ層８は自己整合的に形成される。

ここで、本実施形態では後述するようにスペーサー層としての第２のポリシリコン層１３をマスクとして用いてソース領域２３を形成させている。そのため、第２のポリシリコン層１３の横幅でチャネル長を確保することができる。従って、ボディ層８に係るイオンを横方向へ拡散させる必要がなく、他の素子の特性に影響を与えるような高温で長時間の熱処理は必要ない。

なお、第１のポリシリコン層６の上面に対して斜め方向からイオンを注入し、第１のポリシリコン層６の下部に当該ボディ層８に係るイオンが入りこむようにすることもできる（斜めイオン注入）。かかる斜めイオン注入の注入角度は垂直方向に対して４５度〜６０度であることが好ましい。斜めイオン注入によれば、チャネル長やしきい値電圧をさらに微妙に調節することができる。つまり、斜め方向から行うことで、第１のポリシリコン層６の下部に当該イオンを注入することができる。なお、当該斜めイオン注入と通常のイオン注入（半導体基板１の上面に対してほぼ垂直方向から注入するイオン注入）を併せて行うことも可能である。

次に、ＬＤＭＯＳトランジスタ形成領域を不図示のレジスト膜で覆い、通常ＭＯＳトランジスタ形成領域においてソース・ドレイン形成領域にイオン注入９をすることで、通常ＭＯＳトランジスタ用の低濃度ソース領域１０及び低濃度ドレイン領域１１を形成する。当該イオン注入９は、第１のポリシリコン層７をマスクとして用い、例えばリンイオンを加速電圧２０ＫｅＶ，注入量３×１０^１３／ｃｍ^２の条件で行う。なお、Ｐチャネル型ＭＯＳトランジスタを形成する場合には二フッ化ボロン（ＢＦ_２）等のＰ型のイオンを注入する。

次に、図３に示すように、第１のポリシリコン層６，７を含めた半導体基板１の表面にポリシリコン層１２を例えばＣＶＤ法により形成し、リン等の不純物をドープして低抵抗化する。ポリシリコン層１２の膜厚は、例えば２００〜３００ｎｍ程度である。なお、後述するように、得たいチャネル領域ＣＨの長さに応じて当該ポリシリコン層１２の膜厚は適宜調整する。

次に、ポリシリコン層１２をエッチバックすることで図４に示すように第１のポリシリコン層６，７上の全面か、あるいは少なくとも側壁部に第２のポリシリコン層１３，１４が配置されるようにする。この第２のポリシリコン層１３のうちボディ層８側に配置されたものがチャネル領域ＣＨの長さを調節するスペーサー層としての機能を有する。こうして、先に形成された第１のポリシリコン層６，７と第２のポリシリコン層１３，１４が全体としてＬＤＭＯＳトランジスタのゲート電極２０，通常ＭＯＳトランジスタのゲート電極２１となる。

次に、図５に示すように、ボディ層８，低濃度ドレイン領域２，及び通常ＭＯＳトランジスタ形成領域にＮ型不純物のイオン注入２２と熱処理を行い、ＬＤＭＯＳトランジスタのソース領域２３及び高濃度ドレイン領域２４を形成し、通常ＭＯＳトランジスタ用の高濃度ソース領域２５及びドレイン領域２６を形成する。当該イオン注入は、ゲート電極２０，２１をマスクとして自己整合的であり、例えばヒ素（Ａｓ）イオンを加速電圧１００ＫｅＶ，注入量５×１０^１５／ｃｍ^２の条件で行う。なお、Ｐチャネル型ＭＯＳトランジスタを形成する場合には二フッ化ボロン（ＢＦ_２）等のＰ型のイオンを注入する。また、これにより通常ＭＯＳトランジスタはＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造となる。

ここで、従来はＬＤＭＯＳトランジスタのゲート電極の側壁にチャネル領域形成のためのスペーサー層（第２のポリシリコン層１３）を用いておらず、ゲート電極に対して自己整合的にソース領域を形成しその後熱処理を行っていた。そのため、ボディ層とソース領域との横方向への拡散量の差でＬＤＭＯＳトランジスタのチャネル長をコントロールしていた。

これに対して、本実施形態ではボディ層８とソース領域２３の両者を自己整合的に形成している。そして、さらには第２のポリシリコン層１３をスペーサー層として用い、第２のポリシリコン層１３（スペーサー層）の幅でチャネル長をコントロールしている。第２のポリシリコン層１３の幅はイオンの拡散量に比べて精度よくコントロールすることができるため、従来に比して所望のチャネル領域を容易に形成することが可能である。

なお、本実施形態ではＬＤＤ層（低濃度ソース及びドレイン領域１０，１１）がゲート電極２１（第２のポリシリコン層１４）の下部にあるため、酸化膜をサイドウォールとしたＬＤＤ構造に比して駆動能力を向上させることができる。また、かかるＬＤＤ構造によればホットキャリアによる駆動能力劣化現象も抑制できる。

次に、Ｐ型不純物のイオン注入２７を行うことで、ボディ層８に電位固定用の不純物層（以下、電位固定層２８）を形成する。このイオン注入２７は、図示しない他のＰチャネル型トランジスタのソース・ドレイン形成用のイオン注入を兼ねることもできる。当該イオン注入は、不図示のレジスト膜をマスクとして用い、例えば二フッ化ボロン（ＢＦ_２）イオンを加速電圧４０ＫｅＶ，注入量２×１０^１５／ｃｍ^２の条件で行う。なお、図５では電位固定層２８とソース領域２３とが隣接しているが、離間して形成されていてもよい。

以後の工程は図示しないが、半導体基板１の全面に層間絶縁膜（例えば、ＣＶＤ法によるＢＰＳＧ膜やシリコン窒化膜）を形成する。次に、各ソース・ドレイン領域上にコンタクトホールを形成し、当該コンタクトホールに金属配線を形成することでＬＤＭＯＳトランジスタ及び通常ＭＯＳトランジスタを同一半導体基板上に備えた半導体装置が完成する。

本発明は上記実施形態に限定されることはなくその要旨を逸脱しない範囲で変更が可能であることは言うまでも無く、ＬＤＭＯＳトランジスタを有する半導体装置の製造方法に広く適用できるものである。具体的には例えば、図６に示すようにボディ層８を低濃度ドレイン領域２内に形成することもできる。また、厚いゲート絶縁膜３０を低濃度ドレイン領域２上に形成し、ゲート電極２０をゲート絶縁膜４から厚いゲート絶縁膜３０の一部上に延在するように形成することもできる。かかる構造によれば、ＬＤＭＯＳトランジスタの耐圧が向上する。なお、厚いゲート絶縁膜３０はフィールド絶縁膜３Ａ，３Ｂと同一工程で形成することができる。さらにまた、同図に示すように第２のポリシリコン層１３，１４を第１のポリシリコン層６，７の側壁部にのみ形成することもできる。

なお、Ｐチャネル型のＬＤＭＯＳトランジスタに関する説明は省略するが、導電型が異なるだけで同様の構造であることは周知のとおりである。

本発明の半導体装置及びその製造方法を説明する断面図である。 本発明の半導体装置及びその製造方法を説明する断面図である。 本発明の半導体装置及びその製造方法を説明する断面図である。 本発明の半導体装置及びその製造方法を説明する断面図である。 本発明の半導体装置及びその製造方法を説明する断面図である。 本発明の半導体装置及びその製造方法を説明する断面図である。 従来の半導体装置を説明する断面図である。

符号の説明

１ 半導体基板 ２ 低濃度ドレイン領域 ３Ａ，３Ｂ フィールド絶縁膜
４ （ＬＤＭＯＳトランジスタ用）ゲート絶縁膜
５ （通常ＭＯＳトランジスタ用）ゲート絶縁膜 ６ 第１のポリシリコン層
７ 第１のポリシリコン層 ８ ボディ層 ９ イオン注入
１０ 低濃度ソース領域 １１ 低濃度ドレイン領域 １２ ポリシリコン層
１３ 第２のポリシリコン層 １４ 第２のポリシリコン層
２０ （ＬＤＭＯＳトランジスタ用）ゲート電極
２１ （通常ＭＯＳトランジスタ用）ゲート電極
２２ イオン注入 ２３ ソース領域 ２４ 高濃度ドレイン領域
２５ 高濃度ソース領域 ２６ 高濃度ドレイン領域 ２７ イオン注入
２８ 電位固定層 ３０ 厚いゲート絶縁膜 １００ 半導体基板
１０１ 低濃度ドレイン領域 １０２ ボディ層 １０３ ゲート絶縁膜
１０４ フィールド絶縁膜 １０５ ゲート電極 １０６ ソース領域
１０７ 電位固定層 １０８ 高濃度ドレイン領域 ＣＨ チャネル領域

Claims (8)

1. 半導体基板の表面にソースまたはドレイン領域となる第１導電型の第１の不純物領域を形成する工程と、
   前記半導体基板の表面にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上に、ゲート電極となるパターニングされた第１の電極層を形成する工程と、
   前記第１の電極層をマスクとしてイオン注入を行い、前記第１の不純物領域内に、または前記第１の不純物領域に隣接する第２導電型のボディ層を形成する工程と、
   前記第１の電極層の少なくとも側壁にスペーサー層を形成する工程と、
   前記スペーサー層をマスクとしてイオン注入を行い、前記ボディ層内にソースまたはドレイン領域となる第１導電型の第２の不純物領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
2. 半導体基板の第１領域にＬＤＭＯＳトランジスタを備え、前記半導体基板の第２領域にＭＯＳトランジスタを備えた半導体装置の製造方法であって、
   前記第１領域にソースまたはドレイン領域となる第１導電型の第１の不純物領域を形成する工程と、
   前記第１領域と前記第２領域を素子分離する素子分離絶縁膜を形成する工程と、
   前記半導体基板の表面に前記ＬＤＭＯＳトランジスタ及び前記ＭＯＳトランジスタのゲート絶縁膜をそれぞれ形成する工程と、
   前記ゲート絶縁膜上に、ゲート電極となるパターニングされた第１の電極層をそれぞれ形成する工程と、
   前記第１領域に係る前記第１の電極層をマスクとしてイオン注入を行い、前記第１の不純物領域内に、または前記第１の不純物領域に隣接する第２導電型のボディ層を形成する工程と、
   前記第２領域に係る前記第１の電極層をマスクとしてイオン注入を行い、前記ＭＯＳトランジスタ用のソース領域及びドレイン領域を形成する工程と、
   前記第１領域に係る第１の電極層の少なくとも側壁にスペーサー層を形成する工程と、
   前記スペーサー層をマスクとしてイオン注入し、前記ボディ層内にソースまたはドレイン領域と成る第１導電型の第２の不純物領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
3. 前記第２領域に係る前記第１の電極層の少なくとも側壁にスペーサー層を形成し、前記第２領域に係るスペーサ層をマスクとしてイオン注入し、前記ＭＯＳトランジスタ用の高濃度のソース領域及びドレイン領域を形成し、ＬＤＤ構造を形成する工程を有することを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記スペーサー層を形成する工程は、
   前記パターニングされた第１の電極層を含めた前記半導体基板の表面に第２の電極層を形成する工程と、
   前記第２の電極層をエッチバックする工程とを有することを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置の製造方法。
5. 前記ボディ層内に第２導電型の電位固定層を形成する工程を有することを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置の製造方法。
6. 前記第１及び第２の電極層はポリシリコン層であることを特徴とする請求項４または請求項５に記載の半導体装置の製造方法。
7. 半導体基板と、
   前記半導体基板に形成されたソースまたはドレイン領域となる第１導電型の第１の不純物領域と、
   前記第１の不純物領域内に、または前記第１の不純物領域に隣接して形成された第２導電型のボディ層と、
   前記ボディ層上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜及び前記第１の不純物領域上に形成された第１の電極層と、
   前記第１の電極層の少なくとも一方の側壁に形成されたスペーサー層と、
   前記スペーサー層をマスクとしたイオン注入を行って前記ボディ層内に形成された、ソースまたはドレイン領域となる第１導電型の第２の不純物領域とを有し、
   前記スペーサ層の下方がチャネル領域であることを特徴とする半導体装置。
8. 前記スペーサー層は導電型の材料から成り、前記第１の電極層と前記スペーサー層とでゲート電極を構成していることを特徴とする請求項７に記載の半導体装置。

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