JP2001060686A - Ｌｄｍｏｓ型半導体装置とその製造方法 - Google Patents
Ｌｄｍｏｓ型半導体装置とその製造方法Info
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- JP2001060686A JP2001060686A JP11233843A JP23384399A JP2001060686A JP 2001060686 A JP2001060686 A JP 2001060686A JP 11233843 A JP11233843 A JP 11233843A JP 23384399 A JP23384399 A JP 23384399A JP 2001060686 A JP2001060686 A JP 2001060686A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 ＬＤＭＯＳトランジスタを小型にする。
【解決手段】基板２２にドレインとなるＮウエル拡散層
２４が形成され、その表面には均一な膜厚のゲート酸化
膜２８を介してゲート電極３０が形成されている。ゲー
ト電極３０のソース側の基板にはチャネル領域となるＰ
型拡散層３２が形成され、Ｐ型拡散層３２内の基板には
ソース拡散層３４が形成されている。ゲート電極３０の
ドレイン側端部から離れた位置の基板にはＮウエル拡散
層２４内にドレインコンタクト拡散層３６が形成されて
いる。ゲート電極３０の下の基板表面には、ソース拡散
層３４とドレイン用ウエル２６との間に拡散層領域３２
が存在し、その領域がチャネル領域となる。
２４が形成され、その表面には均一な膜厚のゲート酸化
膜２８を介してゲート電極３０が形成されている。ゲー
ト電極３０のソース側の基板にはチャネル領域となるＰ
型拡散層３２が形成され、Ｐ型拡散層３２内の基板には
ソース拡散層３４が形成されている。ゲート電極３０の
ドレイン側端部から離れた位置の基板にはＮウエル拡散
層２４内にドレインコンタクト拡散層３６が形成されて
いる。ゲート電極３０の下の基板表面には、ソース拡散
層３４とドレイン用ウエル２６との間に拡散層領域３２
が存在し、その領域がチャネル領域となる。
Description
【０００１】
【発明の属する技術分野】本発明は電力用などに使用さ
れる高耐圧ＬＤＭＯＳトランジスタ（横型拡散ＭＯＳト
ランジスタ）を含む半導体装置と、それに適した製造方
法に関するものである。
れる高耐圧ＬＤＭＯＳトランジスタ（横型拡散ＭＯＳト
ランジスタ）を含む半導体装置と、それに適した製造方
法に関するものである。
【０００２】
【従来の技術】ＬＤＭＯＳトランジスタは、ソース拡散
層を囲むようにソース・ドレインとは逆導電型の低濃度
不純物層（チャネル領域）を形成し、ゲート電極直下の
その低濃度不純層表面にチャネルを形成する電界効果ト
ランジスタである。図１（Ａ）はＮチャネル型ＬＤＭＯ
Ｓトランジスタの一例を示したものである。高抵抗のＮ
型シリコン基板２上にゲート酸化膜４を介してポリシリ
コンゲート電極６が形成されており、ゲート電極６のソ
ース側端部をマスクにしてＰ型不純物が注入され熱拡散
されてチャネル領域となる低濃度不純物拡散層８が形成
されている。低抵抗のＮ型ソース拡散層１０とドレイン
コンタクト層１２が、ゲート電極６をマスクとしたＰ型
不純物のイオン注入と熱拡散により形成されている。１
４は層間絶縁膜、１６，１８はそれぞれソース拡散層１
０，ドレインコンタクト層１２と接続された電極配線で
ある。
層を囲むようにソース・ドレインとは逆導電型の低濃度
不純物層（チャネル領域）を形成し、ゲート電極直下の
その低濃度不純層表面にチャネルを形成する電界効果ト
ランジスタである。図１（Ａ）はＮチャネル型ＬＤＭＯ
Ｓトランジスタの一例を示したものである。高抵抗のＮ
型シリコン基板２上にゲート酸化膜４を介してポリシリ
コンゲート電極６が形成されており、ゲート電極６のソ
ース側端部をマスクにしてＰ型不純物が注入され熱拡散
されてチャネル領域となる低濃度不純物拡散層８が形成
されている。低抵抗のＮ型ソース拡散層１０とドレイン
コンタクト層１２が、ゲート電極６をマスクとしたＰ型
不純物のイオン注入と熱拡散により形成されている。１
４は層間絶縁膜、１６，１８はそれぞれソース拡散層１
０，ドレインコンタクト層１２と接続された電極配線で
ある。
【０００３】
【発明が解決しようとする課題】高耐圧ＭＯＳトランジ
スタとしてＬＤＭＯＳトランジスタを用いたときには、
一般的にはドレイン−ゲート電極間の電界緩和のため
に、図１（Ｂ）のようにドレイン端部のゲート酸化膜４
ａを厚くしたり、図１（Ｃ）のようにドレイン端部にゲ
ート酸化膜よりも厚いフィールド酸化膜４ｂを存在させ
ている。なお、８ａはチャネル用低濃度不純物拡散層８
のコンタクト領域である。しかし、これらの構造では、
厚い酸化膜４ａ，４ｂを作る部分の距離分だけトランジ
スタサイズが大きくなる。また、ドレイン抵抗も増大
し、オン抵抗が下がる。
スタとしてＬＤＭＯＳトランジスタを用いたときには、
一般的にはドレイン−ゲート電極間の電界緩和のため
に、図１（Ｂ）のようにドレイン端部のゲート酸化膜４
ａを厚くしたり、図１（Ｃ）のようにドレイン端部にゲ
ート酸化膜よりも厚いフィールド酸化膜４ｂを存在させ
ている。なお、８ａはチャネル用低濃度不純物拡散層８
のコンタクト領域である。しかし、これらの構造では、
厚い酸化膜４ａ，４ｂを作る部分の距離分だけトランジ
スタサイズが大きくなる。また、ドレイン抵抗も増大
し、オン抵抗が下がる。
【０００４】また、図１（Ｂ）の方法では、ドレイン端
部のゲート酸化膜４ａを厚くする過程で写真製版と酸化
膜エッチングが行なわれるため、写真製版のアライメン
トずれとエッチング精度によりトランジスタ特性が大き
く変化する。図１（Ｃ）のようにドレイン端部にフィー
ルド酸化膜４ｂを存在させるにはＬＯＣＯＳ法が用いら
れるので、パターン精度を上げることはできるが、ゲー
ト電極直下にＬＯＣＯＳ酸化膜端が存在することによ
り、その部分で結晶の乱れが生じ、トランジスタ特性の
劣化が生じやすい。このように、図１（Ｂ）や（Ｃ）の
構造では素子の微細化ができない。
部のゲート酸化膜４ａを厚くする過程で写真製版と酸化
膜エッチングが行なわれるため、写真製版のアライメン
トずれとエッチング精度によりトランジスタ特性が大き
く変化する。図１（Ｃ）のようにドレイン端部にフィー
ルド酸化膜４ｂを存在させるにはＬＯＣＯＳ法が用いら
れるので、パターン精度を上げることはできるが、ゲー
ト電極直下にＬＯＣＯＳ酸化膜端が存在することによ
り、その部分で結晶の乱れが生じ、トランジスタ特性の
劣化が生じやすい。このように、図１（Ｂ）や（Ｃ）の
構造では素子の微細化ができない。
【０００５】また、図１（Ａ）のようにドレイン端部の
ゲート酸化膜の膜厚を厚くしない構造では、ドレイン側
のＮ+拡散層１２がゲート電極直下に存在するため、電
界集中により耐圧劣化が生じる。この電界集中による耐
圧劣化はゲート酸化膜側部のＮ+拡散層１２を低濃度に
することにより改善できるが、そのような低濃度部分が
存在すると、ドレイン電圧を上げたときに空乏層がその
低濃度部分にすぐに到達してしまい、やはり耐圧が劣化
する。
ゲート酸化膜の膜厚を厚くしない構造では、ドレイン側
のＮ+拡散層１２がゲート電極直下に存在するため、電
界集中により耐圧劣化が生じる。この電界集中による耐
圧劣化はゲート酸化膜側部のＮ+拡散層１２を低濃度に
することにより改善できるが、そのような低濃度部分が
存在すると、ドレイン電圧を上げたときに空乏層がその
低濃度部分にすぐに到達してしまい、やはり耐圧が劣化
する。
【０００６】低耐圧ＭＯＳトランジスタと高耐圧トラン
ジスタを混載させる場合、低耐圧トランジスタにはＶｔ
ｈ（しきい値）制御のためのチャネルドープ注入やフィ
ールド反転防止のためのフィールドドープ注入を行って
いる。しかし、高耐圧ＬＤＭＯＳトランジスタを作成す
る時のチャネル部の拡散は１０５０℃で３時間以上とい
うような強い条件での拡散が必要なため、低耐圧トラン
ジスタのチャネルドープ注入領域やフィールドドープ注
入領域が影響を受け、低耐圧トランジスタのＶｔｈ制御
や反転電圧制御が困難となり、また低耐圧トランジスタ
のトランジスタ幅の制御も困難となっていた。このた
め、上記熱処理時間を短く設定する必要があるが、この
拡散を短くするとＬＤＭＯＳトランジスタでのチャンネ
ル部のサイド拡散が少なくなって高耐圧トランジスタの
動作電圧が期待する電圧まで上がらないという問題が生
じる。本発明の第１の目的は、ＬＤＭＯＳトランジスタ
を小型にすることである。本発明の第２の目的は、低耐
圧ＭＯＳトランジスタと高耐圧トランジスタを混載させ
るのに好都合な製造方法を提供することである。
ジスタを混載させる場合、低耐圧トランジスタにはＶｔ
ｈ（しきい値）制御のためのチャネルドープ注入やフィ
ールド反転防止のためのフィールドドープ注入を行って
いる。しかし、高耐圧ＬＤＭＯＳトランジスタを作成す
る時のチャネル部の拡散は１０５０℃で３時間以上とい
うような強い条件での拡散が必要なため、低耐圧トラン
ジスタのチャネルドープ注入領域やフィールドドープ注
入領域が影響を受け、低耐圧トランジスタのＶｔｈ制御
や反転電圧制御が困難となり、また低耐圧トランジスタ
のトランジスタ幅の制御も困難となっていた。このた
め、上記熱処理時間を短く設定する必要があるが、この
拡散を短くするとＬＤＭＯＳトランジスタでのチャンネ
ル部のサイド拡散が少なくなって高耐圧トランジスタの
動作電圧が期待する電圧まで上がらないという問題が生
じる。本発明の第１の目的は、ＬＤＭＯＳトランジスタ
を小型にすることである。本発明の第２の目的は、低耐
圧ＭＯＳトランジスタと高耐圧トランジスタを混載させ
るのに好都合な製造方法を提供することである。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
ゲート酸化膜上のゲート電極のソース側端部をマスクに
してチャネル領域となる拡散層か注入拡散により形成さ
れ、更に前記ゲート電極のソース側端部をマスクにして
ソース拡散層が注入拡散により形成されているＬＤＭＯ
Ｓトランジスタを含む半導体装置であり、前記ＬＤＭＯ
Ｓトランジスタのゲート電極下のゲート酸化膜はソース
側からドレイン側にかけて膜厚が均一であり、かつ、ド
レインコンタクト用の拡散層がゲート電極から離れて形
成されている。
ゲート酸化膜上のゲート電極のソース側端部をマスクに
してチャネル領域となる拡散層か注入拡散により形成さ
れ、更に前記ゲート電極のソース側端部をマスクにして
ソース拡散層が注入拡散により形成されているＬＤＭＯ
Ｓトランジスタを含む半導体装置であり、前記ＬＤＭＯ
Ｓトランジスタのゲート電極下のゲート酸化膜はソース
側からドレイン側にかけて膜厚が均一であり、かつ、ド
レインコンタクト用の拡散層がゲート電極から離れて形
成されている。
【０００８】本発明におけるＬＤＭＯＳトランジスタに
おいては、ゲート酸化膜がソースからドレインにかけて
均一膜厚であり、さらにドレインコンタクト高濃度拡散
層がポリシリコン端から離れた構造であるため、通常の
トランジスタ形状でありながらチャネル部の拡散傾斜に
よりソース・ドレインのパンチスルーによる耐圧劣化が
少なくなり、高耐圧でありながらトランジスタのチャネ
ル長を短くできる。ドレイン部のゲート電界が低濃度拡
散層にかかるために、ゲートモジュレーションによるド
レインアバランシェブレイクダウンによる耐圧劣化も同
時に防止でき、高耐圧化が可能となる。
おいては、ゲート酸化膜がソースからドレインにかけて
均一膜厚であり、さらにドレインコンタクト高濃度拡散
層がポリシリコン端から離れた構造であるため、通常の
トランジスタ形状でありながらチャネル部の拡散傾斜に
よりソース・ドレインのパンチスルーによる耐圧劣化が
少なくなり、高耐圧でありながらトランジスタのチャネ
ル長を短くできる。ドレイン部のゲート電界が低濃度拡
散層にかかるために、ゲートモジュレーションによるド
レインアバランシェブレイクダウンによる耐圧劣化も同
時に防止でき、高耐圧化が可能となる。
【０００９】また、このＭＯＳトランジスタをスイッチ
として使用する時にドレイン電圧が低い時のＯＮ抵抗が
重要となる。本発明におけるＬＤＭＯＳトランジスタ構
造ではドレインが低濃度拡散となり、ドレイン拡散抵抗
が大きくなってＯＮ抵抗が大きくなると考えられるが、
低濃度拡散領域のゲート酸化膜が厚くないので、ドレイ
ン電圧が少ない時には低濃度ドレイン拡散層に蓄積層が
形成され、見かけ上、ゲート酸化膜直下のドレイン濃度
があがり、ドレイン電圧が低い条件でもさほどＯＮ抵抗
の減少にはならない。以上の様に、従来のＬＤＭＯＳト
ランジスタに比べて微細化でき、ドレイン抵抗の増加分
を考慮しても同等以上のＯＮ抵抗性能が得られ、トラン
ジスタサイズの縮小が可能となる。
として使用する時にドレイン電圧が低い時のＯＮ抵抗が
重要となる。本発明におけるＬＤＭＯＳトランジスタ構
造ではドレインが低濃度拡散となり、ドレイン拡散抵抗
が大きくなってＯＮ抵抗が大きくなると考えられるが、
低濃度拡散領域のゲート酸化膜が厚くないので、ドレイ
ン電圧が少ない時には低濃度ドレイン拡散層に蓄積層が
形成され、見かけ上、ゲート酸化膜直下のドレイン濃度
があがり、ドレイン電圧が低い条件でもさほどＯＮ抵抗
の減少にはならない。以上の様に、従来のＬＤＭＯＳト
ランジスタに比べて微細化でき、ドレイン抵抗の増加分
を考慮しても同等以上のＯＮ抵抗性能が得られ、トラン
ジスタサイズの縮小が可能となる。
【００１０】本発明の製造方法では、以下の工程を含ん
で高耐圧ＬＤＭＯＳトランジスタを形成し、高耐圧ＬＤ
ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタ混載の
半導体装置を製造する。 （Ａ）ドレイン用ウエルを形成し、そのウエル内にゲー
ト電極のソース側端部をマスクにしてチャネル領域用拡
散層を不純物の注入と熱拡散により形成する。 （Ｂ）基板表面全面に高温酸化膜を形成し、エッチバッ
クによりゲート電極の側面に高温酸化膜サイドウォール
を形成する。 （Ｃ）そのサイドウォールをマスクとしたソース拡散層
のための不純物注入と、ゲート電極から離した位置での
ドレインコンタクト拡散層のための不純物注入を行な
う。
で高耐圧ＬＤＭＯＳトランジスタを形成し、高耐圧ＬＤ
ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタ混載の
半導体装置を製造する。 （Ａ）ドレイン用ウエルを形成し、そのウエル内にゲー
ト電極のソース側端部をマスクにしてチャネル領域用拡
散層を不純物の注入と熱拡散により形成する。 （Ｂ）基板表面全面に高温酸化膜を形成し、エッチバッ
クによりゲート電極の側面に高温酸化膜サイドウォール
を形成する。 （Ｃ）そのサイドウォールをマスクとしたソース拡散層
のための不純物注入と、ゲート電極から離した位置での
ドレインコンタクト拡散層のための不純物注入を行な
う。
【００１１】高耐圧ＬＤＭＯＳトランジスタにおけるソ
ースとチャンネルとの拡散プロファイルは、ポリシリコ
ン端からセルフアラインで形成しているため一般的にそ
れぞれの拡散は縦方向の拡散より横方向の拡散の方が少
ない。そして、ＬＤＭＯＳトランジスタについてのソー
ス・ドレインの耐圧はゲート酸化膜直下のチャネル部の
拡散距離で決めているため、この距離を大きくするため
にチャネル部の拡散を高温で長くしなくてはならなかっ
た。このために低耐圧トランジスタ部のしきい値制御用
チャネルドープ注入や素子分離用フィールドドープの拡
散プロファイルが変化して低耐圧部のトランジスタを同
時に形成できなかった。
ースとチャンネルとの拡散プロファイルは、ポリシリコ
ン端からセルフアラインで形成しているため一般的にそ
れぞれの拡散は縦方向の拡散より横方向の拡散の方が少
ない。そして、ＬＤＭＯＳトランジスタについてのソー
ス・ドレインの耐圧はゲート酸化膜直下のチャネル部の
拡散距離で決めているため、この距離を大きくするため
にチャネル部の拡散を高温で長くしなくてはならなかっ
た。このために低耐圧トランジスタ部のしきい値制御用
チャネルドープ注入や素子分離用フィールドドープの拡
散プロファイルが変化して低耐圧部のトランジスタを同
時に形成できなかった。
【００１２】そこで、本発明の製造方法によれば、高耐
圧ＬＤＭＯＳトランジスタにおいては、プロセス完了後
にソース拡散がゲート電極に届いている程度の厚さのサ
イドウオールを設け、それをマスクとしてソース拡散の
ための注入を行なうようにするので、チャネル長が長く
なり、低耐圧部のトランジスタに影響がない程度の熱拡
散によっても所定のチャンネル長を確保することができ
るようになる。また、ソース拡散はゲート電極に届いて
いてオフセットゲートとなっていないため、トランジス
タ動作は正常に行える。
圧ＬＤＭＯＳトランジスタにおいては、プロセス完了後
にソース拡散がゲート電極に届いている程度の厚さのサ
イドウオールを設け、それをマスクとしてソース拡散の
ための注入を行なうようにするので、チャネル長が長く
なり、低耐圧部のトランジスタに影響がない程度の熱拡
散によっても所定のチャンネル長を確保することができ
るようになる。また、ソース拡散はゲート電極に届いて
いてオフセットゲートとなっていないため、トランジス
タ動作は正常に行える。
【００１３】
【実施例】図２は一実施例を概略的に表したものであ
る。ここでは、層間絶縁膜や電極配線の図示は省略され
ている。Ｐ型シリコン基板２２の表面に、素子分離用の
フィールド酸化膜２６が形成され、そのフィールド酸化
膜２６で分離された活性領域には、ドレインとなるＮウ
エル拡散層２４が形成されている。Ｎウエル拡散層２４
の深さは３〜６μｍで、表面濃度は５×１０15〜３×１
０16／ｃｍ3である。その活性領域の基板表面には、膜
厚が２５〜１００ｎｍで、ソースからドレインにかけて
均一な膜厚のゲート酸化膜２８が形成され、そのゲート
酸化膜２８を介してポリシリコンにてなるゲート電極３
０が形成されている。ゲート電極３０のチャネル長方向
の寸法は約１μｍである。
る。ここでは、層間絶縁膜や電極配線の図示は省略され
ている。Ｐ型シリコン基板２２の表面に、素子分離用の
フィールド酸化膜２６が形成され、そのフィールド酸化
膜２６で分離された活性領域には、ドレインとなるＮウ
エル拡散層２４が形成されている。Ｎウエル拡散層２４
の深さは３〜６μｍで、表面濃度は５×１０15〜３×１
０16／ｃｍ3である。その活性領域の基板表面には、膜
厚が２５〜１００ｎｍで、ソースからドレインにかけて
均一な膜厚のゲート酸化膜２８が形成され、そのゲート
酸化膜２８を介してポリシリコンにてなるゲート電極３
０が形成されている。ゲート電極３０のチャネル長方向
の寸法は約１μｍである。
【００１４】ゲート電極３０のソース側の基板にはチャ
ネル領域となるＰ型拡散層３２が形成されている。拡散
層３２の表面濃度は１×１０17〜１×１０18／ｃｍ3で
ある。拡散層３２の拡散深さは耐圧により調整される
が、１〜２.５μｍ程度が適当である。Ｐ型拡散層３２
はソース側端部をマスクにしたＰ型不純物の注入とその
後の熱拡散により形成されたものである。
ネル領域となるＰ型拡散層３２が形成されている。拡散
層３２の表面濃度は１×１０17〜１×１０18／ｃｍ3で
ある。拡散層３２の拡散深さは耐圧により調整される
が、１〜２.５μｍ程度が適当である。Ｐ型拡散層３２
はソース側端部をマスクにしたＰ型不純物の注入とその
後の熱拡散により形成されたものである。
【００１５】Ｐ型拡散層３２内にはソース拡散層３４が
形成され、ゲート電極３０のドレイン側端部から離れた
位置のＮウエル拡散層２４内にはドレインコンタクト拡
散層３６が形成されている。ソース拡散層３４はゲート
電極３０のソース側端部をマスクにしてＮ型不純物が注
入され熱拡散されて形成されたものであり、ドレインコ
ンタクト拡散層３６はゲート電極３０のドレイン側端部
から離れた位置にＮ型不純物が注入され熱拡散されて形
成されたものである。ソース拡散層３４とドレインコン
タクト拡散層３６の表面濃度は１０20／ｃｍ3程度であ
る。
形成され、ゲート電極３０のドレイン側端部から離れた
位置のＮウエル拡散層２４内にはドレインコンタクト拡
散層３６が形成されている。ソース拡散層３４はゲート
電極３０のソース側端部をマスクにしてＮ型不純物が注
入され熱拡散されて形成されたものであり、ドレインコ
ンタクト拡散層３６はゲート電極３０のドレイン側端部
から離れた位置にＮ型不純物が注入され熱拡散されて形
成されたものである。ソース拡散層３４とドレインコン
タクト拡散層３６の表面濃度は１０20／ｃｍ3程度であ
る。
【００１６】ソース拡散層３４のゲート電極３０とは反
対側には、ソース拡散層３４に隣接してチャネル領域３
２用のコンタクト拡散層３８がＰ型不純物の高濃度な注
入と熱拡散により形成されている。ゲート電極３０の下
の基板表面には、ソース拡散層３４とドレイン用ウエル
２４との間に拡散層領域３２が存在し、その領域がチャ
ネル領域となる。
対側には、ソース拡散層３４に隣接してチャネル領域３
２用のコンタクト拡散層３８がＰ型不純物の高濃度な注
入と熱拡散により形成されている。ゲート電極３０の下
の基板表面には、ソース拡散層３４とドレイン用ウエル
２４との間に拡散層領域３２が存在し、その領域がチャ
ネル領域となる。
【００１７】図示は省略されているが、基板上にはさら
に層間絶縁膜が形成され、ソース拡散層３４とチャネル
コンタクト拡散層３８にまたってコンタクトホールが開
けられ、そのコンタクトホールを経てソース用の電極配
線が接続され、ドレインコンタクト拡散層３６上にもコ
ンタクトホールが開けられて、そのコンタクトホールを
経てドレイン用の電極配線が接続される。ドレインコン
タクト拡散層３６がゲート電極３０から離れている距離
Ｌは０.５〜２μｍである。
に層間絶縁膜が形成され、ソース拡散層３４とチャネル
コンタクト拡散層３８にまたってコンタクトホールが開
けられ、そのコンタクトホールを経てソース用の電極配
線が接続され、ドレインコンタクト拡散層３６上にもコ
ンタクトホールが開けられて、そのコンタクトホールを
経てドレイン用の電極配線が接続される。ドレインコン
タクト拡散層３６がゲート電極３０から離れている距離
Ｌは０.５〜２μｍである。
【００１８】次に、図３によりこの実施例を製造する方
法を説明する。ここでは、図２に示される高耐圧ＬＤＭ
ＯＳトランジスタと共に、低耐圧ＭＯＳトランジスタも
同じ基板に同時に形成されるものとする。 （Ａ）Ｐ型シリコン基板２２にＮウエル拡散層２４を形
成し、素子分離領域には素子分離用フィールドドープを
経て選択酸化法により素子分離用フィールド酸化膜２６
を形成する。しきい値電圧制御用にチャネルドープ注入
を行い、ゲート酸化膜２８を形成する。
法を説明する。ここでは、図２に示される高耐圧ＬＤＭ
ＯＳトランジスタと共に、低耐圧ＭＯＳトランジスタも
同じ基板に同時に形成されるものとする。 （Ａ）Ｐ型シリコン基板２２にＮウエル拡散層２４を形
成し、素子分離領域には素子分離用フィールドドープを
経て選択酸化法により素子分離用フィールド酸化膜２６
を形成する。しきい値電圧制御用にチャネルドープ注入
を行い、ゲート酸化膜２８を形成する。
【００１９】（Ｂ）ゲート酸化膜２８上にポリシリコン
膜をＣＶＤ法により堆積した後、写真製版とドライエッ
チングによりゲート電極３０を形成する。ここまでの工
程は図示の高耐圧ＬＤＭＯＳトランジスタにおいても、
図示されていない低耐圧ＭＯＳトランジスタにおいても
共通であり、同時に形成する。
膜をＣＶＤ法により堆積した後、写真製版とドライエッ
チングによりゲート電極３０を形成する。ここまでの工
程は図示の高耐圧ＬＤＭＯＳトランジスタにおいても、
図示されていない低耐圧ＭＯＳトランジスタにおいても
共通であり、同時に形成する。
【００２０】（Ｃ）高耐圧ＬＤＭＯＳトランジスタにお
いては、ゲート電極３０のソース側端部からＰ型不純物
としてボロンを注入し、その後１０５０〜１１００℃で
３時間程度拡散させてチャネル領域となるＰ型拡散層３
２を形成する。
いては、ゲート電極３０のソース側端部からＰ型不純物
としてボロンを注入し、その後１０５０〜１１００℃で
３時間程度拡散させてチャネル領域となるＰ型拡散層３
２を形成する。
【００２１】（Ｄ）ソース・ドレイン領域を形成するた
めに、注入領域に開口をもつレジストパターンを形成す
る。高耐圧ＬＤＭＯＳトランジスタにおいては、ソース
側はゲート電極３０のソース側端部をマスクとして、ド
レインコンタクト形成領域はゲート電極３０から離れた
位置の開口を経て、Ｎ型不純物としてリン又は砒素を注
入する。図に示されていない低耐圧ＭＯＳトランジスタ
のソース・ドレインでもこの注入でＮ型拡散層のソース
・ドレインを同時に形成する。その後、高耐圧ＬＤＭＯ
Ｓトランジスタにおいては、チャネル領域用の拡散層３
２内の注入領域に開口をもつレジストパターンを形成
し、コンタクト拡散領域３８（図２参照）をボロンのイ
オン注入により形成する。その後、層間絶縁膜を堆積
し、コンタクトホールを開け、電極配線を形成する。
めに、注入領域に開口をもつレジストパターンを形成す
る。高耐圧ＬＤＭＯＳトランジスタにおいては、ソース
側はゲート電極３０のソース側端部をマスクとして、ド
レインコンタクト形成領域はゲート電極３０から離れた
位置の開口を経て、Ｎ型不純物としてリン又は砒素を注
入する。図に示されていない低耐圧ＭＯＳトランジスタ
のソース・ドレインでもこの注入でＮ型拡散層のソース
・ドレインを同時に形成する。その後、高耐圧ＬＤＭＯ
Ｓトランジスタにおいては、チャネル領域用の拡散層３
２内の注入領域に開口をもつレジストパターンを形成
し、コンタクト拡散領域３８（図２参照）をボロンのイ
オン注入により形成する。その後、層間絶縁膜を堆積
し、コンタクトホールを開け、電極配線を形成する。
【００２２】図４は本発明の他の製造方法を示したもの
である。 （Ａ）図３の工程（Ａ）と（Ｂ）を経てウエル２４、素
子分離用フィールドドープ、フィールド酸化膜２６、し
きい値電圧制御用チャネルドープ、ゲート酸化膜２８及
びゲート電極３０を注入又は形成した後、高耐圧ＬＤＭ
ＯＳトランジスタのためのチャネル領域用の拡散層３２
ａをＰ型不純物の注入と熱拡散により形成する。図３の
実施例の工程（Ｃ）では、拡散条件を１０５０〜１１０
０℃で３時間程度としたが、図４のこの実施例では、そ
の拡散条件を１０５０℃で２時間程度に下げる。拡散条
件を下げることにより、チャネル領域用拡散層３２ａの
横方向拡散は少なくなるが、後の工程（Ｃ）で行なうソ
ース拡散層３４はサイドウォールをマスクとして行なわ
れるため、そのサイドウォールの厚さ分だけチャネル長
を余分に確保することができる。
である。 （Ａ）図３の工程（Ａ）と（Ｂ）を経てウエル２４、素
子分離用フィールドドープ、フィールド酸化膜２６、し
きい値電圧制御用チャネルドープ、ゲート酸化膜２８及
びゲート電極３０を注入又は形成した後、高耐圧ＬＤＭ
ＯＳトランジスタのためのチャネル領域用の拡散層３２
ａをＰ型不純物の注入と熱拡散により形成する。図３の
実施例の工程（Ｃ）では、拡散条件を１０５０〜１１０
０℃で３時間程度としたが、図４のこの実施例では、そ
の拡散条件を１０５０℃で２時間程度に下げる。拡散条
件を下げることにより、チャネル領域用拡散層３２ａの
横方向拡散は少なくなるが、後の工程（Ｃ）で行なうソ
ース拡散層３４はサイドウォールをマスクとして行なわ
れるため、そのサイドウォールの厚さ分だけチャネル長
を余分に確保することができる。
【００２３】（Ｂ）基板表面全面に高温酸化膜４０をＣ
ＶＤ法で約１５０ｎｍの厚さに堆積する。 （Ｃ）その高温酸化膜４０をエッチバックすることによ
り、ゲート電極３０の側面にサイドウォール４２を形成
する。そして高耐圧ＬＤＭＯＳトランジスタのソース拡
散層３４を形成するためのＮ型不純物の注入はそのサイ
ドウォール４２をマスクとして行ない、ドレインコンタ
クト拡散層３６は図３と同様にゲート電極３０から離し
た位置にＮ型不純物を注入して形成する。
ＶＤ法で約１５０ｎｍの厚さに堆積する。 （Ｃ）その高温酸化膜４０をエッチバックすることによ
り、ゲート電極３０の側面にサイドウォール４２を形成
する。そして高耐圧ＬＤＭＯＳトランジスタのソース拡
散層３４を形成するためのＮ型不純物の注入はそのサイ
ドウォール４２をマスクとして行ない、ドレインコンタ
クト拡散層３６は図３と同様にゲート電極３０から離し
た位置にＮ型不純物を注入して形成する。
【００２４】（Ｄ）その後、図３と同様にＰ型不純物注
入によるチャネル拡散用コンタクト拡散層３８を形成
し、層間絶縁膜、コンタクトホールの形成を行う。図４
の実施例では、低耐圧ＭＯＳトランジスタのソース・ド
レインはサイドウォール４２を利用してＬＤＤ構造のソ
ース・ドレインとする。
入によるチャネル拡散用コンタクト拡散層３８を形成
し、層間絶縁膜、コンタクトホールの形成を行う。図４
の実施例では、低耐圧ＭＯＳトランジスタのソース・ド
レインはサイドウォール４２を利用してＬＤＤ構造のソ
ース・ドレインとする。
【００２５】
【発明の効果】本発明の半導体装置では、高耐圧ＬＤＭ
ＯＳトランジスタはゲート電極下のゲート酸化膜はソー
ス側からドレイン側にかけて膜厚が均一であり、かつ、
ドレインコンタクト用の拡散層がゲート電極から離れて
形成されているので、通常のトランジスタ形状でありな
がらチャネル部の拡散傾斜によりソース・ドレインのパ
ンチスルーによる耐圧劣化が少なくなり、高耐圧であり
ながらトランジスタのチャネル長を短くできる。本発明
の製造方法では、高耐圧ＬＤＭＯＳトランジスタのチャ
ネル長を確保するためにゲート電極側面形成した高温酸
化膜サイドウォールを利用するので、低耐圧部のトラン
ジスタに影響がない程度の熱拡散によっても所定のチャ
ンネル長を確保することができるようになる。
ＯＳトランジスタはゲート電極下のゲート酸化膜はソー
ス側からドレイン側にかけて膜厚が均一であり、かつ、
ドレインコンタクト用の拡散層がゲート電極から離れて
形成されているので、通常のトランジスタ形状でありな
がらチャネル部の拡散傾斜によりソース・ドレインのパ
ンチスルーによる耐圧劣化が少なくなり、高耐圧であり
ながらトランジスタのチャネル長を短くできる。本発明
の製造方法では、高耐圧ＬＤＭＯＳトランジスタのチャ
ネル長を確保するためにゲート電極側面形成した高温酸
化膜サイドウォールを利用するので、低耐圧部のトラン
ジスタに影響がない程度の熱拡散によっても所定のチャ
ンネル長を確保することができるようになる。
【図１】（Ａ），（Ｂ），（Ｃ）はそれぞれ従来のＬＤ
ＭＯＳトランジスタを示す断面図である。
ＭＯＳトランジスタを示す断面図である。
【図２】一実施例のＬＤＭＯＳトランジスタを示す断面
図である。
図である。
【図３】同実施例の製造方法の一例を示す工程断面図で
ある。
ある。
【図４】本発明の製造方法の一実施例を示す工程断面図
である。
である。
【符号の説明】 ２２ Ｐ型シリコン基板 ２４ ドレインとなるＮウエル拡散層 ２８ ゲート酸化膜 ３０ ゲート電極 ３２，３２ａ チャネル領域となるＰ型拡散層 ３４ ソース拡散層 ３６ ドレインコンタクト拡散層 ４２ 高温酸化膜サイドウォール
Claims (2)
- 【請求項１】 ゲート酸化膜上のゲート電極のソース側
端部をマスクにしてチャネル領域となる拡散層か注入拡
散により形成され、更に前記ゲート電極のソース側端部
をマスクにしてソース拡散層が注入拡散により形成され
ているＬＤＭＯＳトランジスタを含む半導体装置におい
て、 前記ＬＤＭＯＳトランジスタの前記ゲート電極下のゲー
ト酸化膜はソース側からドレイン側にかけて膜厚が均一
であり、かつ、ドレインコンタクト用の拡散層がゲート
電極から離れて形成されていることを特徴とする半導体
装置。 - 【請求項２】 以下の工程を含んで高耐圧ＬＤＭＯＳト
ランジスタを形成することを特徴とする高耐圧ＬＤＭＯ
Ｓトランジスタと低耐圧ＭＯＳトランジスタ混載の半導
体装置の製造方法。 （Ａ）ドレイン用ウエルを形成し、そのウエル内にゲー
ト電極のソース側端部をマスクにしてチャネル領域用拡
散層を不純物の注入と熱拡散により形成する。 （Ｂ）基板表面全面に高温酸化膜を形成し、エッチバッ
クによりゲート電極の側面に高温酸化膜サイドウォール
を形成する。 （Ｃ）そのサイドウォールをマスクとしたソース拡散層
のための不純物注入と、ゲート電極から離した位置での
ドレインコンタクト拡散層のための不純物注入を行な
う。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11233843A JP2001060686A (ja) | 1999-08-20 | 1999-08-20 | Ｌｄｍｏｓ型半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11233843A JP2001060686A (ja) | 1999-08-20 | 1999-08-20 | Ｌｄｍｏｓ型半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001060686A true JP2001060686A (ja) | 2001-03-06 |
Family
ID=16961447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11233843A Pending JP2001060686A (ja) | 1999-08-20 | 1999-08-20 | Ｌｄｍｏｓ型半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001060686A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031709A (ja) * | 2001-07-19 | 2003-01-31 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| US6876035B2 (en) | 2003-05-06 | 2005-04-05 | International Business Machines Corporation | High voltage N-LDMOS transistors having shallow trench isolation region |
| WO2022016659A1 (zh) * | 2020-07-21 | 2022-01-27 | 苏州华太电子技术有限公司 | 高迁移率的p型多晶硅栅LDMOS器件及其制作方法 |
-
1999
- 1999-08-20 JP JP11233843A patent/JP2001060686A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031709A (ja) * | 2001-07-19 | 2003-01-31 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| JP4514369B2 (ja) * | 2001-07-19 | 2010-07-28 | 株式会社リコー | 半導体装置及びその製造方法 |
| US6876035B2 (en) | 2003-05-06 | 2005-04-05 | International Business Machines Corporation | High voltage N-LDMOS transistors having shallow trench isolation region |
| US7297582B2 (en) | 2003-05-06 | 2007-11-20 | International Business Machines Corporation | Method of forming high voltage N-LDMOS transistors having shallow trench isolation region with drain extensions |
| WO2022016659A1 (zh) * | 2020-07-21 | 2022-01-27 | 苏州华太电子技术有限公司 | 高迁移率的p型多晶硅栅LDMOS器件及其制作方法 |
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| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050920 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051018 |