JP5423269B2 - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法 Download PDF

Info

Publication number
JP5423269B2
JP5423269B2 JP2009213189A JP2009213189A JP5423269B2 JP 5423269 B2 JP5423269 B2 JP 5423269B2 JP 2009213189 A JP2009213189 A JP 2009213189A JP 2009213189 A JP2009213189 A JP 2009213189A JP 5423269 B2 JP5423269 B2 JP 5423269B2
Authority
JP
Japan
Prior art keywords
region
gate electrode
transistor
conductivity type
depth
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009213189A
Other languages
English (en)
Other versions
JP2011066055A (ja
Inventor
昌司 島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2009213189A priority Critical patent/JP5423269B2/ja
Priority to US12/882,038 priority patent/US8841725B2/en
Publication of JP2011066055A publication Critical patent/JP2011066055A/ja
Priority to US13/451,535 priority patent/US20120208336A1/en
Priority to US13/783,299 priority patent/US9123742B2/en
Priority to US13/783,296 priority patent/US20130178036A1/en
Application granted granted Critical
Publication of JP5423269B2 publication Critical patent/JP5423269B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明の実施例は、ＭＯＳトランジスタを含む半導体装置及びその製造方法に関する。なお、ゲート電極の下にゲート絶縁膜を有するトランジスタを、広くＭＯＳトランジスタと呼ぶ。
半導体集積回路においては、低電圧駆動のＭＯＳトランジスタのみでなく、より高電圧で駆動するＭＯＳトランジスタが必要な場合も多い。外部回路の入出力電圧が３．５Ｖ程度であれば、３．５Ｖ程度で動作する中耐圧ＭＯＳトランジスタが必要である。さらに高い駆動電圧のＭＯＳトランジスタが必要なこともある。
無線携帯機器の送信モジュールに搭載するパワーアンプトランジスタにおいては、通常、入力される高周波（ＲＦ）電力に対して、ドレイン出力はバイアス点の２倍以上程度まで電圧が振れる。このためＭＯＳトランジスタとしては、大きいドレイン耐圧が要求される。また、携帯機器に搭載される電力増幅器は、通常数百ＭＨｚ〜数ＧＨｚ帯で使用される。このため、優れた高周波特性も同時に要求される。携帯機器に限らず、高出力、高周波の電力増幅器においては、高耐圧と優れた高周波特性が要求されることが多い。
高耐圧と優れた高周波特性を要求されるＭＯＳトランジスタにおいては、オン抵抗を低くし、且つ高周波での利得を向上することが望まれる。ゲート電圧によって電流が制御される実効チャネル領域とドレイン電極がコンタクトされるドレイン領域との間に空乏層を広げると高耐圧を得ることができる。低濃度ドレイン（ＬＤＤ）領域とゲート電極のオーバーラップ長を長くして、ゲート電圧の影響で空乏層を広くする拡張ドレイン（extended drain, ＥＤ）ＭＯＳトランジスタ構造は、高耐圧実現に有効な構造である。
空乏層が広がった状態でも、閾値を確保し、パンチスルーは防止する必要がある。チャネル領域の不純物濃度を高くすれば、閾値を確保し、パンチスルーを防止するのに有効である。しかし、チャネル不純物濃度を一様に高くすると、オン抵抗が高くなりやすい。チャネル不純物濃度の横方向分布をドレインに向かって低くなるように変調した横方向変調不純物濃度構造は、不純物濃度の高い領域で閾値を確保し、且つ不純物濃度勾配による作り付け電界によりキャリアを加速できる。ＭＯＳトランジスタのオン抵抗を低減し、高周波出力電力を向上しやすくなる。ソース側にチャネル不純物を添加し、ドレイン側に向かって横方向に不純物を熱拡散させる横方向拡散（laterally diffused, ＬＤ）ＭＯＳトランジスタ構造は、ソース側からドレイン側に向かって徐々にチャネル不純物濃度が低減する構造を実現できる。しかし、不純物を長距離拡散させるためには、高温、長時間のアニール処理が必要となる。
ＬＤＭＯＳトランジスタを、周辺回路のＭＯＳトランジスタと集積化しようとすると、９０ｎｍ世代以降の先端ＣＭＯＳプロセスとの相性が悪い。また、ソース領域でチャネル不純物濃度を高くすると、ソース側抵抗が高くなりやすい。
特開平６−３１０７１７号は、ＮＭＯＳトランジスタを例に取ると、ゲート電極形成後に、ゲート電極をマスクとしてｎ型不純物をイオン注入してｎ−型拡散層（エクステンション領域）を形成し、ドレイン側をマスクで覆い、ソース側にｎ型不純物をイオン注入して、ソース側ｎ拡散層を形成し、チャネル領域形成用のｐ型不純物イオンを傾斜回転注入し、ソース側ｎ拡散層を包み込むソース側ｐ拡散層を形成することを提案している。ソース側ｐ拡散層が存在することにより、空乏層が広がりにくくなり、パンチスルー降伏を抑制し、ドレイン・ソース間耐圧を向上することができると記載する。
特開平１０−１１６９８３号は、レジストマスクを用いてｎ型シリコン基板のＬＤＤ予定領域にｎ型不純物Ａｓをイオン注入した後、ｐ型不純物Ｂを広くイオン注入し、例えば１２００℃、８時間の熱拡散により、同時に拡散させることでｐ型のウェル領域内にｎ型不純物の補償で実効濃度を下げた低濃度のｐ型拡散層を形成し、低濃度のｐ型拡散層内にｎ型不純物例えばＰをイオン注入し、１２００℃で２時間熱拡散することにより、ｎ−型ドレイン拡散層を形成することを提案する。
特開平６−３１０７１７号公報、 特開平１０−１１６９８３号公報。
本発明の目的は、所望のオン抵抗と耐圧を有するＭＯＳトランジスタを含む半導体装置と、その半導体装置の製造方法を提供することである。
本発明の１観点によれば、
半導体基板の第１導電型の第１トランジスタ用領域及び、前記第１トランジスタ領域内に形成された第１導電型と逆の第２導電型のドレイン領域の上に第１ゲート電極を形成し、
前記第１ゲート電極のドレイン側部分及び前記ドレイン領域を覆う第１のマスクをイオン注入マスクとして、前記第１ゲート電極を貫通する加速エネルギで前記第１導電型の第１不純物をイオン注入して、ソース側領域で第１の深さ、前記第１ゲート電極下方で前記第１の深さより浅い第２の深さを有するチャネルドーズ領域を形成し、
前記第１ゲート電極の前記ドレイン側部分及び前記ドレイン領域を覆う第２のマスク及び前記第１ゲート電極をイオン注入マスクとして前記第２導電型の第２不純物をイオン注入して第１ソースエクステンション領域を形成し、
前記第１ソースエクステンション領域に連続する前記第２導電型のソース領域を形成する
半導体装置を製造する方法
が提供される。
高温、長時間のアニールを必要とすることなく、低いオン抵抗を実現できる。
図１Ａ−１Ｆは、第１の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。 図２Ａ，２Ｂは、第１の実施例による半導体装置の構成例と、チャネルドーズ領域の分布形状を説明するための断面図である。 図３は、第２の実施例による半導体装置の製造方法を示す半導体基板の断面図である。 と、 図４Ａ−４Ｉは、第３の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。 図５Ａ、５Ｂは試作例および比較例の構造を示す断面図、図５Ｃは測定結果を示すグラフである。
以下、図面を参照して、実施例を説明する。図１Ａ−１Ｆは、第１の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
図１Ａに示すように、シリコン基板１に分離溝をエッチし、酸化膜等を埋め込んで、シャロートレンチアイソレーションによる分離領域ＳＴＩを形成し、活性領域を画定する。複数の活性領域に種々のトランジスタを形成する。以下、主に、ｎチャネル高耐圧トランジスタの製造工程を説明する。高耐圧トランジスタ用活性領域に、ｐ型不純物、例えばＢを加速エネルギ１００ｋｅＶー２００ｋｅＶ、ドーズ量２×１０１３（２Ｅ１３のように表記する）−５Ｅ１３（ｃｍ−２）でイオン注入し、ｐ型ウェルＰＷを形成する。なお、個別デバイスの場合は、ここまでの工程は省略してもよい。
シリコン基板１上に、低濃度ドレイン（ＬＤＤ）領域に開口を有するレジストマスクＰＲ１を形成し、ｎ型不純物、例えばＰを加速エネルギ５０ｋｅＶ―２００ｋｅＶ、ドーズ量１Ｅ１３−３Ｅ１３（ｃｍ−２）でイオン注入し、ＬＤＤ領域１１を形成する。レジストマスクＰＲ１を除去した後、イオン注入した不純物を活性化するため、例えば１０００℃、１０秒のアニールを行なう。
図１Ｂに示すように、活性領域表面を熱酸化し、例えば厚さ７ｎｍのゲート絶縁膜１２を形成する。ゲート絶縁膜１２上に、ポリシリコン膜１３を例えば厚さ１００ｎｍ化学気相堆積（ＣＶＤ）により堆積する。ポリシリコン膜１３上にゲート電極形状のレジストパターンＰＲ２を形成し、反応性イオンエッチング（ＲＩＥ）によるドライエッチングを行なうことでゲート電極Ｇを形成する。その後、レジストパターンＰＲ２は除去する。
図１Ｃに示すように、ソース領域、及びゲート電極Ｇのソース側（チャネルドーズ領域の長さ分）開口し、ゲート電極Ｇのドレイン側及びドレイン領域を覆うレジストパターンＰＲ３を形成する。本実施例では、この状態で、チャネルドーズ領域のイオン注入、及びエクステンション領域のイオン注入を行なう。
例えば、チャネル不純物としてＢを、ゲート電極Ｇを貫通する加速エネルギ、例えば４０ｋｅＶー５０ｋｅＶで、ドーズ量２Ｅ１２−６Ｅ１２（ｃｍ−２）イオン注入してチャネルドーズ領域１５を形成する。なお、イオン注入の入射角は基板法線から０度−７度程度とする。ポリシリコン、酸化シリコン、単結晶シリコン内における飛程がほぼ同じであるとすると、ゲート電極の存在しないソース領域におけるイオン注入深さと較べ、ゲート電極下ではゲート電極の厚さ分、シリコン基板に対するイオン注入深さが浅くなる。即ち、チャネルドーズ領域１５は、ゲート電極下方の浅いｐ型領域１５ａ、ソース領域の深いｐ型領域１５ｂを含む。なお、ソース領域の深いｐ型領域１５ｂにおいては、表面近傍の不純物濃度は低くなる。
エクステンション領域として、ｎ型不純物、例えばＰをチャネルドーズ領域１５ｂよりは浅い位置にピークを持つエネルギ、例えば３０ｋｅＶでドーズ量１Ｅ１３（ｃｍ−２）イオン注入し、ソース側のエクステンション領域１６を形成する。その後、レジストパターンＰＲ３は除去する。なお、チャネルドーズ領域１５のイオン注入とエクステンション領域１６のイオン注入は順序を逆にしてもよい。
図１Ｄに示すように、基板上にゲート電極Ｇを覆って、厚さ１０ｎｍの酸化シリコン膜、厚さ３０ｎｍの窒化シリコン膜をＣＶＤによって積層して、絶縁膜１８を形成する。絶縁膜１８上に、ゲート電極Ｇのドレイン側から、ドレイン領域上にオフセット距離（例えば０．２μｍ）張り出すレジストパターンＰＲ４を形成する。レジストパターンＰＲ４をエッチングマスクとして、絶縁膜１８をＲＩＥにより異方性エッチングする。レジストパターンＰＲ４で覆われていない領域で、平坦部上の絶縁膜１８をエッチングし、ゲート電極Ｇのソース側に側壁絶縁膜ＳＷ、ゲート電極Ｇ上のドレイン側からドレイン領域にオフセット距離張り出すオフセットマスク１９を残す。
図１Ｅに示すように、ｎ型不純物、例えばＰを加速エネルギ１０ｋｅＶ、ドーズ量５Ｅ１５（ｃｍ−２）でイオン注入し、高濃度で深いソース／ドレイン領域Ｓ／Ｄを形成する。ソース領域はゲート電極Ｇから側壁絶縁膜ＳＷの厚さ分離して形成される。側壁絶縁膜ＳＷ下方にはエクステンション領域１６が残り、浅い接合を形成する。ドレイン領域はゲート電極Ｇからオフセット距離離して形成される。その後、レジストパターンＰＲ４は除去し、１０００℃、１秒間のアニールを行なって、不純物を活性化する。
図１Ｆに示すように、基板上にＮｉまたはＣｏ層を堆積し、アニールを行なってシリサイド層２１，２２を形成する。未反応金属層はウォッシュアウト又はエッチングで除去する。シリサイド層２１はソース／ドレイン電極を構成し、シリサイド層２２はゲート電極を構成する。このようにして、高耐圧ＭＯＳトランジスタが形成される。その後、周知の構成で層間絶縁膜、配線等を形成できる。
図２Ａは、本実施例による高耐圧ＭＯＳトランジスタの構成例を示す。ＳＴＩの深さは、２５０ｎｍ−４００ｎｍ、ＬＤＤ１１の深さ１１ｄは２００ｎｍ−３００ｎｍ、ゲート電極とのオーバラップ距離Ｌｏｖは１００ｎｍ−３００ｎｍ、ゲート電極のポリシリコン膜１３の厚さ１３ｈは８０ｎｍ−１２０ｎｍ、長さ１３ｄは４００ｎｍ−６００ｎｍ、ゲート電極上のドレイン側をオフセットマスク１９が覆う長さＬｏｌは１０ｎｍ−１００ｎｍ、低抵抗ドレイン領域Ｄがゲート電極Ｇ端部からオフセットされるオフセット距離Ｌｏｆは１００ｎｍ−３００ｎｍ、エクステンション領域１６の深さ１６ｄは４０ｎｍ−７０ｎｍ、ゲート電極よりソース側のチャネルドーズ領域１５ｂの深さ１５ｄは１２０ｎｍ−１５０ｎｍ、ゲート電極下方のチャネルドーズ領域１５ａの深さ１５ｆは２０ｎｍ−５０ｎｍ、チャネルドーズ領域１５ａがゲート電極Ｇのソース側端部からゲート電極下方に入り込む距離１５ｃは１００ｎｍ−２００ｎｍ、高濃度ソース領域Ｓ、高濃度ドレイン領域Ｄの深さは１００ｎｍ−２００ｎｍである。
図２Ｂに示すように、レジストパターンＰＲ３により、ソース領域とゲート電極のソース側領域を露出した状態で、ゲート電極Ｇを貫通する加速エネルギでイオン注入を行ないチャネルドーズ領域１５を形成する。ゲート電極下方にｐ型不純物が添加されたチャネルドーズ領域１５ａが形成され、チャネル領域の不純物濃度を増加して、閾値を確保する。チャネルドーズ領域１５ａよりドレイン側のチャネル領域のｐ型不純物濃度は十分低くでき、広い空乏層を形成することができる。ゲート電極とオーバラップするＬＤＤ領域１１と共に、高耐圧を実現しやすい。
ソース領域のチャネルドーズ領域１５ｂは、１２０ｎｍ−１５０ｎｍと深く、ピーク位置より浅い領域の不純物濃度は低い。エクステンション領域１６は深さ４０ｎｍ−７０ｎｍ、高濃度ソース領域Ｓは深さ１００ｎｍ−２００ｎｍであり、これらの領域と重なるチャネルドーズ領域１５ｂの不純物濃度は低い。従って、チャネル不純物濃度分布によるソース抵抗増大を抑制することができる。チャネルドーズ領域１５ｂはイオン注入時の拡がりが、エクステンション領域１６のイオン注入時の拡がりより大きいため、エクステンション領域１６の側面も覆うように分布する。
このように、本実施例により、高温、長時間のアニール工程を行うことなく、低オン抵抗の高耐圧ＭＯＳトランジスタを形成することができる。
図３は、第２の実施例による半導体装置の製造方法を示す断面図である。本実施例では、チャネル不純物の注入を、斜めイオン注入で行なう。第１の実施例同様に、図１Ａ−１Ｂの工程を行う。図３に示すように、ゲート電極Ｇのドレイン側及びドレイン領域をレジストパターンＰＲ３で覆う。レジストパターンＰＲ３のソース側端部は、斜めイオン注入分、図１Ｃのレジストパターンよりソース側に配置する。この状態で、チャネルドーズ領域のイオン注入、及びエクステンション領域のイオン注入を行なう。
例えば、チャネル不純物としてＢを、ゲート電極Ｇを貫通する加速エネルギ、例えば４５ｋｅＶ−６０ｋｅＶで、ドーズ量３Ｅ１２−１Ｅ１３（ｃｍ−２）、基板法線からソース領域側に２０度−４５度、例えば３０度、傾けた方向からイオン注入する。第１の実施例同様、浅いｐ型領域１５ａと深いｐ型領域１５ｂが形成される。ゲート電極Ｇの側壁を転写する、チャネルドーズ領域１５の段差部の側壁１５ｚは、イオンの入射角をθ、飛程をｆとすると、ｇ＝ｆsinθゲート電極側壁からチャネル領域内部に入り込むと考えることができよう。
エクステンション領域１６のイオン注入は、第１の実施例同様、ほぼ基板法線方向に沿って行なう。ｎ型不純物、例えばＰをチャネルドーズ領域１５ｂより浅い位置にピークを持つエネルギ、例えば３０ｋｅＶで、ドーズ量１Ｅ１３（ｃｍ−２）イオン注入し、エクステンション領域１６を形成する。エクステンション領域１６の端部はゲート電極Ｇの側壁を転写すると考えることができよう。その後、レジストパターンＰＲ３は除去する。勿論、チャネル不純物のイオン注入とエクステンション領域のイオン注入は順序を逆にしてもよい。その後、図１Ｄ−図１Ｆに示した工程と同様の工程を行い、高耐圧ＭＯＳトランジスタを完成する。
本実施例によれば、チャネルドーズ領域を積極的にチャネル内部に移行させることができる。このため、エクステンション領域１６の端面が十分な厚さ、例えば７０ｎｍ程度以上、のチャネルドーズ領域１５で覆われ、パンチスルーしにくくなる。例えば、入射角３０度でボロンの注入深さ１２０ｎｍの場合、１２０＊ｔａｎ（３０°）≒７０となる。
無線携帯機器等において、１つのシリコンチップに種々のＭＯＳトランジスタを集積することが望まれる。例えば、パワーアンプ用高耐圧トランジスタと共に、３．５Ｖ入出力用（Ｉ／Ｏ）中耐圧トランジスタ、ロジック回路用低耐圧コアトランジスタ等を集積化する。図４Ａ−図４Ｉは、第３の実施例による半導体装置の製造方法の主要工程を示す断面図である。
図４Ａに示すように、シリコン基板１にシャロートレンチアイソレーションによる分離領域ＳＴＩを形成し、活性領域を画定する。左側の活性領域がコアトランジスタ領域、中間の活性領域がＩ／Ｏトランジスタ領域、右側の活性領域が高耐圧トランジスタ領域を示す。ｎチャネルトランジスタを形成する場合を例にとって説明する。各活性領域にｐ型不純物、例えばＢを加速エネルギ１００ｋｅＶ−２００ｋｅＶ、ドーズ量２Ｅ１３−５Ｅ１３（ｃｍ−２）でイオン注入し、ｐ型ウェルＰＷを形成する。
レジストマスクの開口内にＩ／Ｏトランジスタ領域を露出し、ｐ型不純物、例えばＢを加速エネルギ３０ｋｅＶ−４０ｋｅＶ、ドーズ量３Ｅ１２−６Ｅ１２（ｃｍ−２）でイオン注入し、Ｉ／Ｏトランジスタのチャネルドーズ領域３１を形成する。次に別のレジストマスクの開口内にコアトランジスタ領域を露出し、ｐ型不純物、例えばＢを加速エネルギ１５ｋｅＶ−２５ｋｅＶ、ドーズ量１Ｅ１３−３Ｅ１３（ｃｍ−２）でイオン注入し、コアトランジスタのチャネルドーズ領域３２を形成する。
図４Ｂに示すように、コアトランジスタ領域、Ｉ／Ｏトランジスタ領域、及び高耐圧トランジスタ領域のＬＤＤ領域以外を覆うレジストパターンＰＲ１を形成し、例えばＰを加速エネルギ５０ｋｅＶ−２００ｋｅＶ、ドーズ量１Ｅ１３−３Ｅ１３（ｃｍ−２）でイオン注入し、ＬＤＤ領域１１を形成する。その後、レジストパターンＰＲ１を除去し、１０００℃、１０秒間のアニールを行なって、不純物を活性化し、拡散させる。図１Ａの工程に対応する。
図４Ｃに示すように、活性領域表面を熱酸化し、例えば厚さ７ｎｍのゲート絶縁膜１２を形成し、その上にポリシリコン膜１３を厚さ１００ｎｍ程度ＣＶＤで堆積する。ポリシリコン膜１３の上にゲート電極形状のレジストパターンを形成し、ポリシリコン膜１３、ゲート絶縁膜１２をエッチングして、ゲート電極Ｇを形成する。その後、レジストパターンは除去する。図１Ｂの工程に対応する。
図４Ｄに示すように、高耐圧トランジスタのソース領域及びゲート電極のソース側所定領域上に開口を有するレジストマスクＰＲ３を形成する。露出したゲート電極Ｇを貫通する加速エネルギで、高耐圧トランジスタのチャネル不純物をイオン注入する。例えば、第１の実施例、図１Ｃの工程同様、ｐ型不純物、Ｂを、加速エネルギ４０ｋｅＶ−５０ｋｅＶ、ドーズ量２Ｅ１２−６Ｅ１２でほぼ垂直にイオン注入して、チャネルドーズ領域１５を形成する。又は、第２の実施例、図３の工程同様、Ｂを加速エネルギ４５ｋｅＶ−６０ｋｅＶで、ドーズ量３Ｅ１２−１Ｅ１３（ｃｍ−２）、基板法線から２０度−４５度、例えば３０度、傾けた方向からイオン注入する。これらに限らず、高耐圧トランジスタのチャネル不純物のイオン注入は、Ｂを加速エネルギ３０ｋｅＶ−５０ｋｅＶ、ドーズ量１Ｅ１２−５Ｅ１２（ｃｍ−２）で行なうことが好ましい。その後、レジストパターンＰＲ３は除去する。
後に作成するコアトランジスタのポケット領域もエクステンション領域を取り囲む逆導電型領域である。両者を比較すると、高耐圧トランジスタの（ソース領域に形成される）チャネルドーズ領域の深い部分は、ポケット領域と比べ、深さが２倍以上、ドーズ量が約１桁低い特徴を有する。
図４Ｅに示すように、新たに中耐圧トランジスタ領域全体と高耐圧トランジスタ領域のソース側を開口するレジストパターンＰＲ６を形成する。ｎ型不純物Ｐをチャネルドーズ領域より浅い位置にピークを持つ加速エネルギ、例えば３０ｋｅＶ、ドーズ量１Ｅ１３（ｃｍ−２）でイオン注入して、エクステンション領域１６を形成する。その後、レジストパターンＰＲ６は除去する。なお、図４Ｅと図４Ｄの順序を逆にしてもよい。
なお、第１の実施例、第２の実施例においては同一のレジストパターンでチャネルドーズ領域とエクステンション領域のイオン注入を行なった。本実施例では、チャネルドーズ領域のイオン注入は高耐圧トランジスタに対してのみ行い、エクステンション領域のイオン注入は中耐圧トランジスタと高耐圧トランジスタの両者に対して行なうので、別のマスクを形成する。
図４Ｆに示すように、低耐圧コアトランジスタ領域を開口するレジストパターンＰＲ７を形成する。Ｂを、加速エネルギ１０ｋｅＶ、ドーズ量１Ｅ１３−５Ｅ１３（ｃｍ−２）、基板法線から２５度−４５度傾けた４方向からイオン注入してポケット領域３５を形成する。Ａｓを、加速エネルギ１ｋｅＶ―５ｋｅＶ、ドーズ量１Ｅ１５−３Ｅ１５（ｃｍ−２）、基板法線から０度−７度の方向からイオン注入してエクステンション領域３６を形成する。エクステンション領域３６はポケット領域３５に包まれた形状となる。その後、レジストパターンＰＲ７は除去する。上述のように、ポケット領域のイオン注入は、チャネルドーズ領域のイオン注入と較べ、深さが半分以下、ドーズ量が約１桁高い。条件が変わっても、通常、イオン注入深さは半分以下、ドーズ量は５倍以上となる。
図４Ｇに示すように、ゲート電極Ｇを覆って、シリコン基板上に厚さ１０ｎｍの酸化シリコン膜、厚さ３０ｎｍの窒化シリコン膜をＣＶＤで堆積し、絶縁膜を形成する。絶縁膜上に高耐圧トランジスタのゲート電極ドレイン側からドレイン領域に所定長（オフセット長）延在するオフセット用のレジストパターンＰＲ４を形成し、絶縁膜を異方性エッチングしてサイドウォールスペーサＳＷ，オフセットマスク１９を形成する。図１Ｄ同様の工程である。
図４Ｈに示すように、ｎ型不純物、例えばＰを加速エネルギ１０ｋｅＶ、ドーズ量５Ｅ１５（ｃｍ−２）イオン注入し、高濃度、低抵抗のソース／ドレイン領域Ｓ／Ｄを形成する。その後、レジストパターンＰＲ４は除去し、１０００℃、１秒間のアニールを行なって、不純物を活性化する。図１Ｅの工程に対応する。
図４Ｉに示すように、シリサイド領域を形成する。例えばニッケルシリサイド、又はコバルトシリサイドを形成する。図１Ｆ同様の工程である。なお、ＮＭＯＳトランジスタを例として説明したが、導電型を反転すれば、ＰＭＯＳトランジスタを形成できる。ＮＭＯＳトランジスタとＰＭＯＳトランジスタはレジストパターンを用いて選択的に処理できる。ＮＭＯＳトランジスタとＰＭＯＳトランジスタを形成することにより、ＣＭＯＳ回路を形成できる。
図５Ａに示すように、第１の実施例に従い、高耐圧トランジスタの例を試作した。ゲート電極Ｇのチャネル長方向のゲート長を４４０ｎｍとした。低濃度ドレイン領域ＬＤＤはゲート電極Ｇと１２０ｎｍのオーバラップ長Ｌｏｖを有した。ゲート電極Ｇ下方のチャネルドーズ領域ＣＤは、チャネル長方向に１２０ｎｍのチャネルドーズ長ＣＤＬを有した。オフセットマスクＯＦＭは、ゲート電極Ｇのドレイン側領域上を長さ１００ｎｍ覆い、ゲート電極Ｇのドレイン側側壁からドレイン領域上に長さ１９０ｎｍ延在した。
図５Ｂは、比較のために作成した比較例の構成を示す。チャネルドーズ領域ＣＤを、ゲート下方ソース側領域およびソース領域に形成する代わりに、活性領域全体に一様に形成した点以外は、図５Ａに示す例と同じ構成である。
図５Ｃは例および比較例のドレイン電圧対ドレイン電流特性を示すグラフである。横軸がドレイン電圧（ソース‐ドレイン電圧）Ｖｄｓを単位Ｖで示し、縦軸がドレイン電流Ｉｄを単位Ａ／μｍで示す。Ｖｇ＝０，１．１，２．２，３．３Ｖの時の、例の測定値を中空丸○で示し、比較例の測定値を中空三角△で示す。ゲート電圧０．５５Ｖ、１．１Ｖ、２．２Ｖ、３．３Ｖでの参考ＩＶ特性を破線で示す。Ｖｄｓ＝１．１Ｖ、Ｖｇ＝３．３Ｖの時、比較例と較べて例のドレイン電圧が大きく向上している。
このように、高温、長時間のアニール工程を行うことなく、先端ＣＭＯＳトランジスタと集積可能な形で低オン抵抗の高耐圧トランジスタを形成できる。高耐圧トランジスタのソース側チャネルドーズ領域は深いところに不純物濃度のピークを有しており、ソース側寄生抵抗を低減可能であり、オン抵抗を低減可能である。
以上、実施例に沿って本発明を説明したが、本発明はこれらに限定されず、種々の変更、置換、組み合わせ、改良等が可能である。
以下、本発明の特徴を付記する。
（付記１）
半導体基板の第１導電型の第１トランジスタ用領域上に第１ゲート電極を形成し、
前記第１ゲート電極のドレイン側部分及びドレイン領域を覆う第１のマスクをイオン注入マスクとして、前記第１ゲート電極を貫通する加速エネルギで前記第１導電型の第１不純物をイオン注入して、ソース領域で第１の深さ、前記ゲート電極下方で前記第１の深さより浅い第２の深さを有するチャネルドーズ領域を形成し、
前記第１ゲート電極の前記ドレイン側部分及び前記ドレイン領域を覆う第２のマスク及び前記ゲート電極をイオン注入マスクとして前記第１導電型と逆の第２導電型の第２不純物をイオン注入して第１ソースエクステンション領域を形成し、
半導体装置を製造する方法。
（付記２）
前記チャネルドーズ領域を形成するイオン注入と、前記第１ソースエクステンション領域を形成するイオン注入が、共に基板法線から０度−７度の範囲内の入射角度で行なわれる付記１記載の半導体装置を製造する方法。
（付記３）
前記チャネルドーズ領域を形成するイオン注入が基板法線からソース領域側に２０度−４５度傾いた入射角度で行なわれ、前記第１ソースエクステンション領域を形成するイオン注入が、基板法線から０度−７度の入射角度で行なわれる付記１記載の半導体装置を製造する方法。
（付記４）
前記第１ゲート電極を形成する前に、前記ゲート電極のドレイン側部分とオーバラップする前記第２導電型のドレイン領域を前記第１トランジスタ用領域に形成する、付記１〜３のいずれか１項記載の半導体装置の製造方法。
（付記５）
前記第２のマスクが、前記第１のマスクである付記１〜４のいずれか１項記載の半導体装置を製造する方法。
（付記６）
前記半導体基板が、第１導電型の第２トランジスタ用領域、第１導電型の第３トランジスタ用領域も含み、前記第２トランジスタ用領域上に第２ゲート電極を、前記第３トランジスタ用領域上に第３ゲート電極を形成し、
前記第１のマスクが前記第２トランジスタ用領域、前記第３トランジスタ用領域を覆い、
前記第２のマスクが前記第３トランジスタ用領域を覆い、前記第２トランジスタ用領域は露出する、
付記１〜４のいずれか１項記載の半導体装置を製造する方法。
（付記７）
前記第２トランジスタ用領域、前記第１トランジスタ用領域を覆う第３のマスク及び前記第３トランジスタ用領域の前記第３ゲート電極をイオン注入マスクとし、前記第３トランジスタ用領域に前記第１導電型の第３不純物を斜めイオン注入してポケット領域を形成し、
前記第３のマスク及び前記第３トランジスタ用領域の前記第３ゲート電極をイオン注入マスクとし、前記第３トランジスタ用領域に前記第２導電型の第４不純物を、前記ポケット領域より浅いピーク位置でイオン注入して第３ソースエクステンション領域を形成する、
付記６記載の半導体装置を製造する方法。
（付記８）
前記ポケット領域のイオン注入は、前記チャネルドーズ領域のイオン注入と較べ、半分以下の深さと５倍以上高いドーズ量を有する付記７記載の半導体装置の製造方法。
（付記９）
前記第１トランジスタ用領域の前記第１ゲート電極のドレイン側側壁から前記ドレイン領域上に所定長延在する絶縁性オフセットマスクと、前記第１ゲート電極のソース側側壁上に形成されたサイドウォールスペーサとを形成し、
前記サイドウォールスペーサ及び前記絶縁性オフセットマスクの外側に第２導電型の拡散領域を形成し、
前記拡散領域上にシリサイド層を形成する、
付記６〜８のいずれか１項に記載の半導体装置を製造する方法。
（付記１０）
第１導電型の第１トランジスタ用領域を有する半導体基板と、
前記第１トランジスタ用領域上に形成された第１ゲート電極と、
ソース領域から前記第１ゲート電極下方に形成され、前記ソース領域で第１の深さを有し、前記第１ゲート電極下方で前記第１の深さよりも浅い第２の深さを有する、前記第１導電型のチャネルドーズ領域と、
前記ソース領域に形成され、前記チャネルドーズ領域より浅い、前記第１導電型と逆の第２導電型の第１ソースエクステンション領域と、
を有する半導体装置。
（付記１１）
前記チャネルドーズ領域の前記第１の深さを有する領域から前記第２の深さを有する領域に切り換わる位置が、前記第１ゲート電極下方に位置する付記１０記載の半導体装置。
（付記１２）
前記半導体基板が更に前記第１導電型の第２トランジスタ用領域を有し、
前記第２トランジスタ用領域上に形成された第２ゲート電極と、前記第２ゲート電極のソース側に形成された、前記第２導電型の第２ソースエクステンション領域と、前記第２ソースエクステンション領域を包み込む、前記第１導電型のポケット領域とを有し、
前記ポケット領域は前記チャネルドーズ領域の前記第１の深さの半分以下の第３の深さを有する、
付記１０又は１１記載の半導体装置。
（付記１３）
前記第１トランジスタ用領域に形成され、前記第１ゲート電極とオーバラップするドレイン領域を有する、付記１０〜１２のいずれか１項記載の半導体装置。
（付記１４）
前記第１ゲート電極のドレイン側部分から、前記第１ゲート電極のドレイン側側壁から所定長だけ前記ドレイン領域上に延在する絶縁性オフセットマスクと、前記第１ゲート電極のソース側側壁、及び前記第２ゲート電極の側壁外側に形成された、サイドウォールスペーサと、
前記絶縁性オフセットマスク及び前記サイドウォールスペーサの外側に形成された第２導電型の拡散領域と、
前記拡散領域上に形成されたシリサイド層と、
を有する付記１０〜１３のいずれか１項記載の半導体装置。
１ シリコン基板、
ＳＴＩ 素子分離領域、
ＰＷ ｐ型ウェル、
１１ ＬＤＤ領域、
１２ ゲート絶縁膜、
１３ ポリシリコンゲート電極、
Ｇ ゲート電極、
１５ チャネルドーズ領域、
１６ エクステンション領域、
１９ オフセットマスク、
Ｓ／Ｄ 低抵抗ソース／ドレイン領域、
２１，２２ シリサイド領域。

Claims (10)

  1. 半導体基板の第１導電型の第１トランジスタ用領域及び、前記第１トランジスタ領域内に形成された第１導電型と逆の第２導電型のドレイン領域の上に第１ゲート電極を形成し、
    前記第１ゲート電極のドレイン側部分及び前記ドレイン領域を覆う第１のマスクをイオン注入マスクとして、前記第１ゲート電極を貫通する加速エネルギで前記第１導電型の第１不純物をイオン注入して、ソース側領域で第１の深さ、前記第１ゲート電極下方で前記第１の深さより浅い第２の深さを有するチャネルドーズ領域を形成し、
    前記第１ゲート電極の前記ドレイン側部分及び前記ドレイン領域を覆う第２のマスク及び前記第１ゲート電極をイオン注入マスクとして前記第２導電型の第２不純物をイオン注入して第１ソースエクステンション領域を形成し、
    前記第１ソースエクステンション領域に連続する前記第２導電型のソース領域を形成する
    半導体装置を製造する方法。
  2. 前記チャネルドーズ領域を形成するイオン注入と、前記第１ソースエクステンション領域を形成するイオン注入が、共に基板法線から０度−７度の範囲内の入射角度で行なわれる請求項１記載の半導体装置を製造する方法。
  3. 前記チャネルドーズ領域を形成するイオン注入が基板法線からソース領域側に２０度−４５度傾いた入射角度で行なわれ、前記第１ソースエクステンション領域を形成するイオン注入が、基板法線から０度−７度の入射角度で行なわれる請求項１記載の半導体装置を製造する方法。
  4. 前記第２のマスクが、前記第１のマスクである請求項１〜３のいずれか１項記載の半導体装置を製造する方法。
  5. 前記半導体基板が、第１導電型の第２トランジスタ用領域、第１導電型の第３トランジスタ用領域も含み、前記第２トランジスタ用領域上に第２ゲート電極を、前記第３トランジスタ用領域上に第３ゲート電極を形成し、
    前記第１のマスクが前記第２トランジスタ用領域、前記第３トランジスタ用領域を覆い、
    前記第２のマスクが前記第３トランジスタ用領域を覆い、前記第２トランジスタ用領域は露出する、
    請求項１〜３のいずれか１項記載の半導体装置を製造する方法。
  6. 前記第２トランジスタ用領域、前記第１トランジスタ用領域を覆う第３のマスク及び前記第３トランジスタ用領域の前記第３ゲート電極をイオン注入マスクとし、前記第３トランジスタ用領域に前記第１導電型の第３不純物を斜めイオン注入してポケット領域を形成し、
    前記第３のマスク及び前記第３トランジスタ用領域の前記第３ゲート電極をイオン注入マスクとし、前記第３トランジスタ用領域に前記第２導電型の第４不純物を、前記ポケット領域より浅いピーク位置でイオン注入して第３ソースエクステンション領域を形成する、
    請求項５記載の半導体装置を製造する方法。
  7. 前記ポケット領域のイオン注入は、前記チャネルドーズ領域の前記第１の深さを有する部分のイオン注入と較べ、半分以下の深さと５倍以上高いドーズ量を有する請求項６記載の半導体装置の製造方法。
  8. 第１導電型の第１トランジスタ用領域を有する半導体基板と、
    前記第１トランジスタ用領域上に形成された第１ゲート電極と、
    ソース側領域から前記第１ゲート電極下方に形成され、前記ソース側領域で第１の深さを有し、前記第１ゲート電極下方で前記第１の深さよりも浅い第２の深さを有する、前記第１導電型のチャネルドーズ領域と、
    前記ソース側領域に形成され、前記チャネルドーズ領域の第１の深さより浅い、前記第１導電型と逆の第２導電型の第１ソースエクステンション領域と、
    前記ソースエクステンション領域に連続して前記第１導電型領域内に形成された、前記第２導電型のソース領域と、
    を有する半導体装置。
  9. 前記チャネルドーズ領域の前記第１の深さを有する領域から前記第２の深さを有する領域に切り換わる位置が、前記第１ゲート電極下方に位置する請求項８記載の半導体装置。
  10. 前記半導体基板が更に前記第１導電型の第２トランジスタ用領域を有し、
    前記第２トランジスタ用領域上に形成された第２ゲート電極と、前記第２ゲート電極のソース側に形成された、前記第２導電型の第２ソースエクステンション領域と、前記第２ソースエクステンション領域を包み込む、前記第１導電型のポケット領域とを有し、
    前記ポケット領域は前記チャネルドーズ領域の前記第１の深さの半分以下の第３の深さを有する、
    請求項８又は９記載の半導体装置。
JP2009213189A 2009-09-15 2009-09-15 半導体装置とその製造方法 Expired - Fee Related JP5423269B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2009213189A JP5423269B2 (ja) 2009-09-15 2009-09-15 半導体装置とその製造方法
US12/882,038 US8841725B2 (en) 2009-09-15 2010-09-14 Semiconductor device having channel dose region and method for manufacturing semiconductor device
US13/451,535 US20120208336A1 (en) 2009-09-15 2012-04-19 Semiconductor device and method for manufacturing semiconductor device
US13/783,299 US9123742B2 (en) 2009-09-15 2013-03-03 Semiconductor device and method for manufacturing semiconductor device
US13/783,296 US20130178036A1 (en) 2009-09-15 2013-03-03 Semiconductor device and method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009213189A JP5423269B2 (ja) 2009-09-15 2009-09-15 半導体装置とその製造方法

Publications (2)

Publication Number Publication Date
JP2011066055A JP2011066055A (ja) 2011-03-31
JP5423269B2 true JP5423269B2 (ja) 2014-02-19

Family

ID=43952044

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009213189A Expired - Fee Related JP5423269B2 (ja) 2009-09-15 2009-09-15 半導体装置とその製造方法

Country Status (2)

Country Link
US (4) US8841725B2 (ja)
JP (1) JP5423269B2 (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8253196B2 (en) 2004-01-29 2012-08-28 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US8212317B2 (en) * 2004-01-29 2012-07-03 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US8253195B2 (en) * 2004-01-29 2012-08-28 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US8253197B2 (en) 2004-01-29 2012-08-28 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US8212316B2 (en) * 2004-01-29 2012-07-03 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US8212315B2 (en) * 2004-01-29 2012-07-03 Enpirion, Inc. Integrated circuit with a laterally diffused metal oxide semiconductor device and method of forming the same
US7230302B2 (en) 2004-01-29 2007-06-12 Enpirion, Inc. Laterally diffused metal oxide semiconductor device and method of forming the same
JP5381989B2 (ja) * 2008-08-26 2014-01-08 富士通セミコンダクター株式会社 半導体装置の製造方法
KR101700572B1 (ko) * 2010-10-20 2017-02-01 삼성전자주식회사 저농도 채널 불순물 영역을 갖는 반도체 소자
US8877602B2 (en) * 2011-01-25 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms of doping oxide for forming shallow trench isolation
JP2013012577A (ja) * 2011-06-29 2013-01-17 Hitachi Ltd 半導体装置
JP2013098374A (ja) * 2011-11-01 2013-05-20 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2013247347A (ja) 2012-05-29 2013-12-09 Canon Inc 半導体装置及びその製造方法
TWI655718B (zh) 2012-11-30 2019-04-01 美商英力股份有限公司 包含耦合至一去耦裝置之半導體裝置之設備及其形成方法
US9105310B2 (en) * 2013-02-05 2015-08-11 Qualcomm Incorporated System and method of programming a memory cell
CN105745748B (zh) 2013-11-21 2018-04-10 美高森美SoC公司 使用低压工艺制造的高压器件
US9673192B1 (en) 2013-11-27 2017-06-06 Altera Corporation Semiconductor device including a resistor metallic layer and method of forming the same
US10020739B2 (en) 2014-03-27 2018-07-10 Altera Corporation Integrated current replicator and method of operating the same
US9536938B1 (en) 2013-11-27 2017-01-03 Altera Corporation Semiconductor device including a resistor metallic layer and method of forming the same
CN104167391A (zh) * 2014-08-11 2014-11-26 矽力杰半导体技术(杭州)有限公司 Cmos结构的制造方法
US10103627B2 (en) 2015-02-26 2018-10-16 Altera Corporation Packaged integrated circuit including a switch-mode regulator and method of forming the same
CN106328504B (zh) * 2015-06-30 2019-01-25 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US9853148B2 (en) * 2016-02-02 2017-12-26 Taiwan Semiconductor Manufacturing Company Ltd. Power MOSFETs and methods for manufacturing the same
US9966141B2 (en) * 2016-02-19 2018-05-08 Nscore, Inc. Nonvolatile memory cell employing hot carrier effect for data storage
JP6917737B2 (ja) * 2017-03-13 2021-08-11 ユナイテッド・セミコンダクター・ジャパン株式会社 半導体装置の製造方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2802838A1 (de) * 1978-01-23 1979-08-16 Siemens Ag Mis-feldeffekttransistor mit kurzer kanallaenge
DE2947350A1 (de) * 1979-11-23 1981-05-27 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von mnos-speichertransistoren mit sehr kurzer kanallaenge in silizium-gate-technologie
USRE32800E (en) * 1981-12-30 1988-12-13 Sgs-Thomson Microelectronics, Inc. Method of making mosfet by multiple implantations followed by a diffusion step
JPS59217355A (ja) * 1983-05-25 1984-12-07 Hitachi Ltd 半導体集積回路装置
US5276346A (en) * 1983-12-26 1994-01-04 Hitachi, Ltd. Semiconductor integrated circuit device having protective/output elements and internal circuits
US5143857A (en) * 1988-11-07 1992-09-01 Triquint Semiconductor, Inc. Method of fabricating an electronic device with reduced susceptiblity to backgating effects
US6081010A (en) * 1992-10-13 2000-06-27 Intel Corporation MOS semiconductor device with self-aligned punchthrough stops and method of fabrication
JP2848757B2 (ja) * 1993-03-19 1999-01-20 シャープ株式会社 電界効果トランジスタおよびその製造方法
JP3050717B2 (ja) * 1993-03-24 2000-06-12 シャープ株式会社 半導体装置の製造方法
JP3221766B2 (ja) * 1993-04-23 2001-10-22 三菱電機株式会社 電界効果トランジスタの製造方法
JP3235277B2 (ja) * 1993-06-07 2001-12-04 ソニー株式会社 トランジスタの製造方法
US5395773A (en) * 1994-03-31 1995-03-07 Vlsi Technology, Inc. MOSFET with gate-penetrating halo implant
US5427964A (en) * 1994-04-04 1995-06-27 Motorola, Inc. Insulated gate field effect transistor and method for fabricating
JP2006080548A (ja) * 1994-11-24 2006-03-23 Denso Corp 半導体装置
KR960042942A (ko) * 1995-05-04 1996-12-21 빈센트 비.인그라시아 반도체 디바이스 형성 방법
US5763916A (en) * 1996-04-19 1998-06-09 Micron Technology, Inc. Structure and method for improved storage node isolation
US5793088A (en) * 1996-06-18 1998-08-11 Integrated Device Technology, Inc. Structure for controlling threshold voltage of MOSFET
JP3423161B2 (ja) 1996-10-11 2003-07-07 三洋電機株式会社 半導体装置の製造方法
JP3248570B2 (ja) * 1997-10-09 2002-01-21 日本電気株式会社 半導体装置の製造方法
US6020611A (en) 1998-06-10 2000-02-01 Motorola, Inc. Semiconductor component and method of manufacture
EP1321985B1 (en) 2001-12-20 2007-10-24 STMicroelectronics S.r.l. Method of integrating metal oxide semiconductor field effect transistors
JP3980985B2 (ja) * 2002-10-04 2007-09-26 株式会社東芝 半導体装置とその製造方法
JP2004289125A (ja) * 2003-03-04 2004-10-14 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7157784B2 (en) 2005-01-31 2007-01-02 Texas Instruments Incorporated Drain extended MOS transistors with multiple capacitors and methods of fabrication
JP5001522B2 (ja) * 2005-04-20 2012-08-15 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP4907920B2 (ja) * 2005-08-18 2012-04-04 株式会社東芝 半導体装置及びその製造方法
JP4832069B2 (ja) * 2005-12-06 2011-12-07 パナソニック株式会社 半導体装置及びその製造方法
JP5286701B2 (ja) * 2007-06-27 2013-09-11 ソニー株式会社 半導体装置および半導体装置の製造方法
TWI426564B (zh) * 2007-10-31 2014-02-11 Nat Semiconductor Corp 特別適合類比應用之具有場效電晶體的半導體架構之構造與製造
JP4911158B2 (ja) * 2008-10-30 2012-04-04 ソニー株式会社 半導体装置および固体撮像装置

Also Published As

Publication number Publication date
JP2011066055A (ja) 2011-03-31
US9123742B2 (en) 2015-09-01
US20120208336A1 (en) 2012-08-16
US20110221000A1 (en) 2011-09-15
US8841725B2 (en) 2014-09-23
US20130178036A1 (en) 2013-07-11
US20130178032A1 (en) 2013-07-11

Similar Documents

Publication Publication Date Title
JP5423269B2 (ja) 半導体装置とその製造方法
JP5471320B2 (ja) 半導体装置とその製造方法
KR101217988B1 (ko) 적층 헤테로-도핑 림 및 점진적 드리프트 영역을 가진개선된 ｒｅｓｕｒｆ ｈｖｐｍｏｓ 장치
US8741724B2 (en) Method of manufacturing semiconductor device
KR101035452B1 (ko) 드레인 확장 반도체 장치 및 대칭 드레인 확장 반도체 장치를 제조하는 방법
US8552511B2 (en) Semiconductor device and manufacturing method thereof
US20130062694A1 (en) Semiconductor device with high-voltage breakdown protection
JP2006216947A (ja) 多重コンデンサを有するドレイン拡張ｍｏｓトランジスタおよび製造方法
JP2007027622A (ja) 半導体装置およびその製造方法
US8048745B2 (en) Transistor and method of fabricating the same
CN101996885A (zh) Mos晶体管及其制作方法
US9397191B2 (en) Methods of making a self-aligned channel drift device
KR20090064658A (ko) 반도체 소자 및 이의 제조방법
JP2001060686A (ja) Ｌｄｍｏｓ型半導体装置とその製造方法
KR100505618B1 (ko) 고성능 모스 트랜지스터 및 그 제조방법
US7700468B2 (en) Semiconductor device and method of fabricating the same
JP2008235407A (ja) 半導体装置及びその製造方法
JPH07147326A (ja) 半導体集積回路装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120604

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130717

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130723

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130920

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131029

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131111

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5423269

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees