JP3235277B2 - トランジスタの製造方法 - Google Patents
トランジスタの製造方法Info
- Publication number
- JP3235277B2 JP3235277B2 JP16411193A JP16411193A JP3235277B2 JP 3235277 B2 JP3235277 B2 JP 3235277B2 JP 16411193 A JP16411193 A JP 16411193A JP 16411193 A JP16411193 A JP 16411193A JP 3235277 B2 JP3235277 B2 JP 3235277B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- transistor
- region
- semiconductor substrate
- ion implantation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、しきい値電圧の異なる
トランジスタを同一基板に形成するトランジスタの製造
方法に関するものである。
トランジスタを同一基板に形成するトランジスタの製造
方法に関するものである。
【０００２】
【従来の技術】ＭＯＳトランジスタのしきい値電圧（Ｖ
th）は、通常、０．５Ｖ〜０．８Ｖに設定されている。
そしてＭＯＳトランジスタは、現在よりもさらに低電圧
化する傾向にある。したがって、低電圧化を実現するた
めに、ＭＯＳトランジスタのしきい値電圧を低減する必
要が生じている。
th）は、通常、０．５Ｖ〜０．８Ｖに設定されている。
そしてＭＯＳトランジスタは、現在よりもさらに低電圧
化する傾向にある。したがって、低電圧化を実現するた
めに、ＭＯＳトランジスタのしきい値電圧を低減する必
要が生じている。
【０００３】そこで、しきい値電圧の異なるトランジス
タを形成するには、チャネル形成のためのイオン注入
を、それぞれのトランジスタごとにイオン注入マスクを
形成した後に行っていた。その方法を図５に示す製造工
程図により説明する。
タを形成するには、チャネル形成のためのイオン注入
を、それぞれのトランジスタごとにイオン注入マスクを
形成した後に行っていた。その方法を図５に示す製造工
程図により説明する。
【０００４】図５の（１）に示すように、半導体基板７
１には、トランジスタ形成領域７２，７３を区分する素
子分離領域７４が形成されている。まずイオン注入法に
よって、両方のトランジスタ形成領域７２の半導体基板
７１に導電型不純物９１を導入する。その際のドーズ量
は、通常濃度のチャネル領域を形成する場合に合わせ
る。
１には、トランジスタ形成領域７２，７３を区分する素
子分離領域７４が形成されている。まずイオン注入法に
よって、両方のトランジスタ形成領域７２の半導体基板
７１に導電型不純物９１を導入する。その際のドーズ量
は、通常濃度のチャネル領域を形成する場合に合わせ
る。
【０００５】次いで図５の（２）に示すように、塗布技
術とリソグラフィー技術とによって、通常濃度のチャネ
ル領域を形成するトランジスタ形成領域７２を覆う状態
に、上記半導体基板７１上にイオン注入マスク７５を形
成する。続いてイオン注入法によって、低濃度のチャネ
ル領域を形成するトランジスタ形成領域７３の半導体基
板７１に表面濃度を下げる導電型不純物９２を導入す
る。その後上記イオン注入マスク７５を除去する。この
ようにして、トランジスタ形成領域７２は通常濃度のチ
ャネル領域になり、トランジスタ形成領域７３は低濃度
のチャネル領域になる。
術とリソグラフィー技術とによって、通常濃度のチャネ
ル領域を形成するトランジスタ形成領域７２を覆う状態
に、上記半導体基板７１上にイオン注入マスク７５を形
成する。続いてイオン注入法によって、低濃度のチャネ
ル領域を形成するトランジスタ形成領域７３の半導体基
板７１に表面濃度を下げる導電型不純物９２を導入す
る。その後上記イオン注入マスク７５を除去する。この
ようにして、トランジスタ形成領域７２は通常濃度のチ
ャネル領域になり、トランジスタ形成領域７３は低濃度
のチャネル領域になる。
【０００６】図示はしないが、その後のアニール処理に
よって、導電型不純物を導入した領域を活性化して、チ
ャネル領域を形成する。そして、通常のＬＤＤ拡散層の
形成、ゲート絶縁膜の形成、ゲート電極の形成、ソース
・ドレイン領域の形成等のプロセスを行って、所望のし
きい値電圧を有するトランジスタを形成する。
よって、導電型不純物を導入した領域を活性化して、チ
ャネル領域を形成する。そして、通常のＬＤＤ拡散層の
形成、ゲート絶縁膜の形成、ゲート電極の形成、ソース
・ドレイン領域の形成等のプロセスを行って、所望のし
きい値電圧を有するトランジスタを形成する。
【０００７】
【発明が解決しようとする課題】上記のように、低濃度
のトランジスタ形成領域を形成するために、ホトリソグ
ラフィー工程を行って、通常濃度のトランジスタ形成領
域を覆うイオン注入マスクを形成してから低濃度のトラ
ンジスタ形成領域を形成するためのイオン注入を行って
いたので、マスクを使用するホトリソグラフィー工程が
必要になる。このため、製造コストが高くなる。
のトランジスタ形成領域を形成するために、ホトリソグ
ラフィー工程を行って、通常濃度のトランジスタ形成領
域を覆うイオン注入マスクを形成してから低濃度のトラ
ンジスタ形成領域を形成するためのイオン注入を行って
いたので、マスクを使用するホトリソグラフィー工程が
必要になる。このため、製造コストが高くなる。
【０００８】本発明は、低コストでしきい値電圧の異な
るトランジスタを形成するトランジスタの製造方法を提
供することを目的とする。
るトランジスタを形成するトランジスタの製造方法を提
供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたしきい値電圧の異なるトランジス
タを形成するトランジスタの製造方法である。すなわ
ち、第１導電型のソース・ドレイン領域の少なくともチ
ャネル領域側に形成した第２導電型のポケット拡散層を
有する第１のトランジスタとポケット拡散層を有しない
第２のトランジスタとを同一半導体基板に形成するトラ
ンジスタの製造方法において、第１の工程で、半導体基
板上の第１，第２のトランジスタ形成領域のそれぞれ
に、第１，第２のゲート電極を形成した後、第２のゲー
ト電極の両側より所定幅を置いた領域上を開口した状態
にマスクパターンを形成する。その後第２の工程で、斜
めイオン注入法によって、第１のゲート電極をイオン注
入マスクにして、第１のトランジスタ形成領域にポケッ
ト拡散層を形成する不純物を導入する。その際、マスク
パターンと第２のゲート電極とによって、第２のゲート
電極の両側より所定領域内の半導体基板に不純物が導入
されるのを防ぐ。
成するためになされたしきい値電圧の異なるトランジス
タを形成するトランジスタの製造方法である。すなわ
ち、第１導電型のソース・ドレイン領域の少なくともチ
ャネル領域側に形成した第２導電型のポケット拡散層を
有する第１のトランジスタとポケット拡散層を有しない
第２のトランジスタとを同一半導体基板に形成するトラ
ンジスタの製造方法において、第１の工程で、半導体基
板上の第１，第２のトランジスタ形成領域のそれぞれ
に、第１，第２のゲート電極を形成した後、第２のゲー
ト電極の両側より所定幅を置いた領域上を開口した状態
にマスクパターンを形成する。その後第２の工程で、斜
めイオン注入法によって、第１のゲート電極をイオン注
入マスクにして、第１のトランジスタ形成領域にポケッ
ト拡散層を形成する不純物を導入する。その際、マスク
パターンと第２のゲート電極とによって、第２のゲート
電極の両側より所定領域内の半導体基板に不純物が導入
されるのを防ぐ。
【００１０】また、第１の工程と第２の工程との間、ま
たは前記第２の工程を行った後に、上記マスクパターン
と第１のゲート電極と第２のゲート電極とをイオン注入
マスクにしたイオン注入法によって、第１，第２のゲー
ト電極の両側における半導体基板のそれぞれに第１，第
２のＬＤＤ拡散層を形成する不純物を導入する。
たは前記第２の工程を行った後に、上記マスクパターン
と第１のゲート電極と第２のゲート電極とをイオン注入
マスクにしたイオン注入法によって、第１，第２のゲー
ト電極の両側における半導体基板のそれぞれに第１，第
２のＬＤＤ拡散層を形成する不純物を導入する。
【００１１】
【作用】上記トランジスタの製造方法では、第２のゲー
ト電極の両側より所定幅を置いた領域上を開口した状態
にマスクパターンを形成する。その後第２の工程で、斜
めイオン注入法によって、第１のゲート電極をイオン注
入マスクにして、第１のトランジスタ形成領域にポケッ
ト拡散層を形成する不純物を導入する。その際、マスク
パターンと第２のゲート電極とによって、第２のゲート
電極の両側より所定領域内の半導体基板に不純物が導入
されるのを防ぐ。したがって、第１のトランジスタ形成
領域にはポケット拡散層が形成されるが、第２のトラン
ジスタ形成領域にはポケット拡散層が形成されない。
ト電極の両側より所定幅を置いた領域上を開口した状態
にマスクパターンを形成する。その後第２の工程で、斜
めイオン注入法によって、第１のゲート電極をイオン注
入マスクにして、第１のトランジスタ形成領域にポケッ
ト拡散層を形成する不純物を導入する。その際、マスク
パターンと第２のゲート電極とによって、第２のゲート
電極の両側より所定領域内の半導体基板に不純物が導入
されるのを防ぐ。したがって、第１のトランジスタ形成
領域にはポケット拡散層が形成されるが、第２のトラン
ジスタ形成領域にはポケット拡散層が形成されない。
【００１２】また、第１，第２のＬＤＤ拡散層用の不純
物を半導体基板に導入する第３の工程では、当該不純物
が各第１，第２のゲート電極側の半導体基板に導入され
れば良い。そこで、その不純物を導入するためのイオン
注入マスクとしてポケット拡散層用の不純物を導入する
ために形成したマスクパターンを使用することにより、
新たにイオン注入マスクを形成する必要がなくなる。す
なわち、イオン注入マスクを兼用することが可能になる
ので、イオン注入マスクを形成するためのホトリソグラ
フィー工程が削減される。
物を半導体基板に導入する第３の工程では、当該不純物
が各第１，第２のゲート電極側の半導体基板に導入され
れば良い。そこで、その不純物を導入するためのイオン
注入マスクとしてポケット拡散層用の不純物を導入する
ために形成したマスクパターンを使用することにより、
新たにイオン注入マスクを形成する必要がなくなる。す
なわち、イオン注入マスクを兼用することが可能になる
ので、イオン注入マスクを形成するためのホトリソグラ
フィー工程が削減される。
【００１３】
【実施例】本発明の第１の実施例として、通常のしきい
値電圧（例えば０．５Ｖ〜０．８Ｖ程度のしきい値電
圧）を有するＮチャネルトランジスタと低いしきい値電
圧（例えば０．０Ｖ〜０．３Ｖ程度のしきい値電圧）を
有するＮチャネルトランジスタとを同一半導体基板に形
成する方法を、図１の製造工程図により説明する。
値電圧（例えば０．５Ｖ〜０．８Ｖ程度のしきい値電
圧）を有するＮチャネルトランジスタと低いしきい値電
圧（例えば０．０Ｖ〜０．３Ｖ程度のしきい値電圧）を
有するＮチャネルトランジスタとを同一半導体基板に形
成する方法を、図１の製造工程図により説明する。
【００１４】図１の（１）に示すように、半導体基板１
１には、第１のトランジスタ形成領域１２と第２のトラ
ンジスタ形成領域１３とを分離する素子分離領域１４が
形成されている。またイオン注入法によって、各第１，
第２のトランジスタ形成領域１２，１３の半導体基板１
１の上層には、連続した状態に第１導電型（例えばＰ
型）のウェル領域１５（以下Ｐウェル領域１５と記す）
が形成されている。上記イオン注入法では、例えば、打
ち込みエネルギーを数百ｋｅＶに設定し、ドーズ量を１
Ｔ個／ｃｍ2 〜１００Ｔ個／ｃｍ2 に設定して、例えば
ホウ素（Ｂ+ ）をイオン注入する。
１には、第１のトランジスタ形成領域１２と第２のトラ
ンジスタ形成領域１３とを分離する素子分離領域１４が
形成されている。またイオン注入法によって、各第１，
第２のトランジスタ形成領域１２，１３の半導体基板１
１の上層には、連続した状態に第１導電型（例えばＰ
型）のウェル領域１５（以下Ｐウェル領域１５と記す）
が形成されている。上記イオン注入法では、例えば、打
ち込みエネルギーを数百ｋｅＶに設定し、ドーズ量を１
Ｔ個／ｃｍ2 〜１００Ｔ個／ｃｍ2 に設定して、例えば
ホウ素（Ｂ+ ）をイオン注入する。
【００１５】さらに、形成しようとするＮチャネルトラ
ンジスタのしきい値電圧（Ｖth）が０．０Ｖ〜０．３Ｖ
程度になるような表面濃度にするために、イオン注入法
によって、例えばホウ素（Ｂ+ ）をイオン注入して、当
該表面濃度を調節する。このときのイオン注入条件とし
ては、例えば、打ち込みエネルギーを数百ｋｅＶに設定
し、ドーズ量を０．１Ｔ個／ｃｍ2 〜１Ｔ個／ｃｍ2 に
設定する。
ンジスタのしきい値電圧（Ｖth）が０．０Ｖ〜０．３Ｖ
程度になるような表面濃度にするために、イオン注入法
によって、例えばホウ素（Ｂ+ ）をイオン注入して、当
該表面濃度を調節する。このときのイオン注入条件とし
ては、例えば、打ち込みエネルギーを数百ｋｅＶに設定
し、ドーズ量を０．１Ｔ個／ｃｍ2 〜１Ｔ個／ｃｍ2 に
設定する。
【００１６】そして第１の工程では、通常のゲート絶縁
膜とゲート電極とを形成するプロセスによって、上記半
導体基板１１の第１のトランジスタ形成領域１２上に、
第１のゲート絶縁膜２１を介して第１のゲート電極２２
を形成する。それとともに、当該半導体基板１１の第２
のトランジスタ形成領域１３上に、第２のゲート絶縁膜
３１を介して第２のゲート電極３２を形成する。
膜とゲート電極とを形成するプロセスによって、上記半
導体基板１１の第１のトランジスタ形成領域１２上に、
第１のゲート絶縁膜２１を介して第１のゲート電極２２
を形成する。それとともに、当該半導体基板１１の第２
のトランジスタ形成領域１３上に、第２のゲート絶縁膜
３１を介して第２のゲート電極３２を形成する。
【００１７】続いて、例えばホトリソグラフィー技術に
よって、半導体基板１１上にレジストを塗布してレジス
ト膜（図示せず）を形成した後、そのレジスト膜をパタ
ーニングして、第２のゲート電極３２の両側より所定幅
ｂを置いた領域上を開口した状態に第２のトランジスタ
形成領域１３にマスクパターン１６を形成する。
よって、半導体基板１１上にレジストを塗布してレジス
ト膜（図示せず）を形成した後、そのレジスト膜をパタ
ーニングして、第２のゲート電極３２の両側より所定幅
ｂを置いた領域上を開口した状態に第２のトランジスタ
形成領域１３にマスクパターン１６を形成する。
【００１８】図１の（２）に示すように、上記マスクパ
ターン１６（斜線で示す領域）は、第２のゲート電極３
２の両側におけるアクティブ領域上の一部分が、当該第
２のゲート電極３２の両側より所定幅ｂだけ開口される
状態に形成される。さらに第１のトランジスタ形成領域
１２上は開口される状態に形成される。
ターン１６（斜線で示す領域）は、第２のゲート電極３
２の両側におけるアクティブ領域上の一部分が、当該第
２のゲート電極３２の両側より所定幅ｂだけ開口される
状態に形成される。さらに第１のトランジスタ形成領域
１２上は開口される状態に形成される。
【００１９】次いで図１の（３）に示すように、第２の
工程を行う。この工程では、斜めイオン注入法によっ
て、第１のゲート電極３２をイオン注入マスクにして、
第１のトランジスタ形成領域１３にポケット拡散層を形
成する不純物（例えばホウ素）４１を導入する。その
際、マスクパターン１６と第２のゲート電極４２とによ
って、第２のトランジスタ形成領域１４における第２の
ゲート電極４２の両側およびゲート電極２２の下方の所
定領域ｓ内に不純物４１が導入されるのを防ぐ。
工程を行う。この工程では、斜めイオン注入法によっ
て、第１のゲート電極３２をイオン注入マスクにして、
第１のトランジスタ形成領域１３にポケット拡散層を形
成する不純物（例えばホウ素）４１を導入する。その
際、マスクパターン１６と第２のゲート電極４２とによ
って、第２のトランジスタ形成領域１４における第２の
ゲート電極４２の両側およびゲート電極２２の下方の所
定領域ｓ内に不純物４１が導入されるのを防ぐ。
【００２０】すなわち、上記斜めイオン注入法では、イ
オン注入角度をθ、イオン注入マスクの高さをｈとすれ
ば、ｔａｎθ＞ｂ／ｈになるように設定する。通常は、
θを４５°〜６０°程度に設定する。なおθの値を６０
°よりも大きな値に設定しても差し支えない。またイオ
ン注入条件としては、例えば、打ち込みエネルギーを数
十ｋｅＶに設定し、ドーズ量を１０個／Ｔｃｍ2 〜１０
０Ｔ個／ｃｍ2 に設定して、例えばホウ素（Ｂ+ ）をイ
オン注入する。
オン注入角度をθ、イオン注入マスクの高さをｈとすれ
ば、ｔａｎθ＞ｂ／ｈになるように設定する。通常は、
θを４５°〜６０°程度に設定する。なおθの値を６０
°よりも大きな値に設定しても差し支えない。またイオ
ン注入条件としては、例えば、打ち込みエネルギーを数
十ｋｅＶに設定し、ドーズ量を１０個／Ｔｃｍ2 〜１０
０Ｔ個／ｃｍ2 に設定して、例えばホウ素（Ｂ+ ）をイ
オン注入する。
【００２１】このようにイオン注入角度θを設定すれ
ば、半導体基板１１を回転させながら斜めイオン注入し
た場合に、第１のトランジスタ形成領域１２では、第１
のゲート電極２２の両側における半導体基板１１ととも
に当該第１のゲート電極２２の側方下方における半導体
基板１１にも不純物４１が導入される。
ば、半導体基板１１を回転させながら斜めイオン注入し
た場合に、第１のトランジスタ形成領域１２では、第１
のゲート電極２２の両側における半導体基板１１ととも
に当該第１のゲート電極２２の側方下方における半導体
基板１１にも不純物４１が導入される。
【００２２】一方、第２のトランジスタ形成領域１３で
は、図１の（４）に示すように、例えば図面上、矢印ア
方向より不純物（４１）がイオン注入された場合には、
マスクパターン１６（斜線で示す領域）の一方側１６ａ
によって斜めイオン注入される不純物（４１）が遮られ
るので、第２のゲート電極３２の一方側における開口領
域Ｓ１の半導体基板１１には、当該不純物（４１）は導
入されない。また第２のゲート電極３２の他方側では、
当該第２のゲート電極３２が不純物（４１）を遮るの
で、当該第２のゲート電極３２より所定領域ｓ１（破線
の斜線で示す領域）内の領域における半導体基板１１に
は不純物（４１）が導入されない。しかし第２のゲート
電極３２の他方側における開口領域Ｓ２の上記所定領域
ｓ１を除く半導体基板１１には不純物（４１）が導入さ
れる。
は、図１の（４）に示すように、例えば図面上、矢印ア
方向より不純物（４１）がイオン注入された場合には、
マスクパターン１６（斜線で示す領域）の一方側１６ａ
によって斜めイオン注入される不純物（４１）が遮られ
るので、第２のゲート電極３２の一方側における開口領
域Ｓ１の半導体基板１１には、当該不純物（４１）は導
入されない。また第２のゲート電極３２の他方側では、
当該第２のゲート電極３２が不純物（４１）を遮るの
で、当該第２のゲート電極３２より所定領域ｓ１（破線
の斜線で示す領域）内の領域における半導体基板１１に
は不純物（４１）が導入されない。しかし第２のゲート
電極３２の他方側における開口領域Ｓ２の上記所定領域
ｓ１を除く半導体基板１１には不純物（４１）が導入さ
れる。
【００２３】また例えば図面上、矢印イ方向より不純物
（４１）がイオン注入された場合には、マスクパターン
１６の他方側１６ｂによって斜めイオン注入される不純
物（４１）が遮られるので、第２のゲート電極３２の他
方側における開口領域Ｓ２の半導体基板１１には、当該
不純物（４１）は導入されない。また第２のゲート電極
３２の一方側では、当該第２のゲート電極３２が不純物
（４１）を遮るので、当該第２のゲート電極３２より所
定領域ｓ２内の領域における半導体基板１１には不純物
（４１）が導入されない。しかしその所定領域ｓ２内
（破線の斜線で示す領域）の領域を除く第２のゲート電
極３２の他方側における開口領域Ｓ１の半導体基板１１
には不純物（４１）が導入される。
（４１）がイオン注入された場合には、マスクパターン
１６の他方側１６ｂによって斜めイオン注入される不純
物（４１）が遮られるので、第２のゲート電極３２の他
方側における開口領域Ｓ２の半導体基板１１には、当該
不純物（４１）は導入されない。また第２のゲート電極
３２の一方側では、当該第２のゲート電極３２が不純物
（４１）を遮るので、当該第２のゲート電極３２より所
定領域ｓ２内の領域における半導体基板１１には不純物
（４１）が導入されない。しかしその所定領域ｓ２内
（破線の斜線で示す領域）の領域を除く第２のゲート電
極３２の他方側における開口領域Ｓ１の半導体基板１１
には不純物（４１）が導入される。
【００２４】さらに例えば図面上、矢印ウ方向より不純
物（４１）がイオン注入された場合には、マスクパター
ン１６と第２のゲート電極３２とによって斜めイオン注
入される不純物（４１）が遮られるので、第２のゲート
電極３２の下方の半導体基板１１には、当該不純物（４
１）は導入されない。
物（４１）がイオン注入された場合には、マスクパター
ン１６と第２のゲート電極３２とによって斜めイオン注
入される不純物（４１）が遮られるので、第２のゲート
電極３２の下方の半導体基板１１には、当該不純物（４
１）は導入されない。
【００２５】またさらに例えば図面上、矢印エ方向より
不純物（４１）がイオン注入された場合には、第２のゲ
ート電極３２の下方における半導体基板に不純物（４
１）が導入されるが、その導入された領域は、通常ＬＤ
Ｄ拡散層形成され、トランジスタのチャネル領域になら
ないので、しきい値電圧には影響を及ぼさない。
不純物（４１）がイオン注入された場合には、第２のゲ
ート電極３２の下方における半導体基板に不純物（４
１）が導入されるが、その導入された領域は、通常ＬＤ
Ｄ拡散層形成され、トランジスタのチャネル領域になら
ないので、しきい値電圧には影響を及ぼさない。
【００２６】上記各イオン注入では、不純物４１にホウ
素を用いたが、その他のものを用いることも可能であ
り、その一例としては、二フッ化ホウ素（ＢＦ2 + ）を
用いることができる。
素を用いたが、その他のものを用いることも可能であ
り、その一例としては、二フッ化ホウ素（ＢＦ2 + ）を
用いることができる。
【００２７】上記説明では、半導体基板１１を回転しな
がらイオン注入を行ったが、例えば第１，第２のゲート
電極２２，３２の形成方向が同一方向である場合には、
半導体基板１１を回転しないで、一方向よりイオン注入
した後、半導体基板１１を１８０°回転して再度イオン
注入してもよい。
がらイオン注入を行ったが、例えば第１，第２のゲート
電極２２，３２の形成方向が同一方向である場合には、
半導体基板１１を回転しないで、一方向よりイオン注入
した後、半導体基板１１を１８０°回転して再度イオン
注入してもよい。
【００２８】上記トランジスタの製造方法では、第１の
トランジスタ形成領域１２にポケット拡散層を形成する
ための斜めイオン注入法を行った際に、第２のトランジ
スタ形成領域１３では、マスクパターン１６と第２のゲ
ート電極３２とによって、第２のゲート電極３２の両側
より所定領域ｓ内の半導体基板１１に不純物４１が導入
されるのを防いでいる。したがって、第２のトランジス
タ形成領域１３にはポケット拡散層は形成されない。
トランジスタ形成領域１２にポケット拡散層を形成する
ための斜めイオン注入法を行った際に、第２のトランジ
スタ形成領域１３では、マスクパターン１６と第２のゲ
ート電極３２とによって、第２のゲート電極３２の両側
より所定領域ｓ内の半導体基板１１に不純物４１が導入
されるのを防いでいる。したがって、第２のトランジス
タ形成領域１３にはポケット拡散層は形成されない。
【００２９】さらに第２の実施例として、上記図１で説
明した前記第１の工程と前記第２の工程との間、または
前記第２の工程を行った後に、第３の工程として、ＬＤ
Ｄ拡散層を形成するための不純物を導入する方法を、図
２により説明する。なお図では、上記図１で説明したと
同様の構成部品には同一の符号を付す。
明した前記第１の工程と前記第２の工程との間、または
前記第２の工程を行った後に、第３の工程として、ＬＤ
Ｄ拡散層を形成するための不純物を導入する方法を、図
２により説明する。なお図では、上記図１で説明したと
同様の構成部品には同一の符号を付す。
【００３０】図２に示すように、上記第１の実施例で形
成したマスクパターン１６と第１のゲート電極２２と第
２のゲート電極３２とをイオン注入マスクにしたイオン
注入法によって、当該第１のゲート電極２２の両側にお
ける第１のトランジスタ形成領域１２の半導体基板１１
に第１のＬＤＤ拡散層を形成する不純物４２を導入す
る。それとともに、当該第２のゲート電極３２の両側に
おける第２のトランジスタ形成領域１３の当該半導体基
板１１に第２のＬＤＤ拡散層を形成する不純物４２を導
入する。
成したマスクパターン１６と第１のゲート電極２２と第
２のゲート電極３２とをイオン注入マスクにしたイオン
注入法によって、当該第１のゲート電極２２の両側にお
ける第１のトランジスタ形成領域１２の半導体基板１１
に第１のＬＤＤ拡散層を形成する不純物４２を導入す
る。それとともに、当該第２のゲート電極３２の両側に
おける第２のトランジスタ形成領域１３の当該半導体基
板１１に第２のＬＤＤ拡散層を形成する不純物４２を導
入する。
【００３１】上記イオン注入条件としては、例えば、打
ち込みエネルギーを数十ｋｅＶに設定し、ドーズ量を１
０Ｔ個／ｃｍ2 〜１００Ｔ個／ｃｍ2 に設定して、例え
ばヒ素（Ａｓ+ ）またはリン（Ｐ+ ）をイオン注入す
る。
ち込みエネルギーを数十ｋｅＶに設定し、ドーズ量を１
０Ｔ個／ｃｍ2 〜１００Ｔ個／ｃｍ2 に設定して、例え
ばヒ素（Ａｓ+ ）またはリン（Ｐ+ ）をイオン注入す
る。
【００３２】上記第２の実施例では、第１，第２のＬＤ
Ｄ拡散層用の不純物４２を半導体基板１１に導入する第
３の工程では、当該不純物４２が各第１，第２のゲート
電極２２，３２側の半導体基板１１に導入されれば良
い。そこで、その不純物４２を導入する際のイオン注入
マスクとしてポケット拡散層用の不純物４１を導入する
ために形成したマスクパターン１６を使用することによ
り、新たにイオン注入マスクを形成する必要がなくな
る。すなわち、ポケット拡散層を形成する際に用いたも
のとＬＤＤ拡散層を形成する際に用いたものとを兼用す
ることが可能になるので、イオン注入マスクを形成する
ためのホトリソグラフィー工程が削減される。
Ｄ拡散層用の不純物４２を半導体基板１１に導入する第
３の工程では、当該不純物４２が各第１，第２のゲート
電極２２，３２側の半導体基板１１に導入されれば良
い。そこで、その不純物４２を導入する際のイオン注入
マスクとしてポケット拡散層用の不純物４１を導入する
ために形成したマスクパターン１６を使用することによ
り、新たにイオン注入マスクを形成する必要がなくな
る。すなわち、ポケット拡散層を形成する際に用いたも
のとＬＤＤ拡散層を形成する際に用いたものとを兼用す
ることが可能になるので、イオン注入マスクを形成する
ためのホトリソグラフィー工程が削減される。
【００３３】その後、アッシャー処理またはウェットエ
ッチング等によって、上記マスクパターン１６を除去す
る。そして図３の（１）に示すように、通常のサイドウ
ォール形成方法によって、第１のゲート電極２２の両側
に、第１のサイドウォール２３を形成するとともに、第
２のゲート電極３２の両側に、第２のサイドウォール３
３を形成する。
ッチング等によって、上記マスクパターン１６を除去す
る。そして図３の（１）に示すように、通常のサイドウ
ォール形成方法によって、第１のゲート電極２２の両側
に、第１のサイドウォール２３を形成するとともに、第
２のゲート電極３２の両側に、第２のサイドウォール３
３を形成する。
【００３４】次いで例えば化学的気相成長法によって、
各第１，第２のトランジスタ形成領域１２，１３の少な
くとも半導体基板１１上に絶縁膜１７を形成する。さら
にホトリソグラフィー技術によって、ソース・ドレイン
領域を形成するためのイオン注入マスク（図示せず）を
形成した後、イオン注入法によって、各第１，第２のゲ
ート電極２２，３２の両側における半導体基板１１の所
定の領域に第１，第２のソース・ドレイン領域を形成す
る不純物４３を導入する。その後、アッシャー処理また
はウェットエッチング等によって上記イオン注入マスク
（図示せず）を除去する。
各第１，第２のトランジスタ形成領域１２，１３の少な
くとも半導体基板１１上に絶縁膜１７を形成する。さら
にホトリソグラフィー技術によって、ソース・ドレイン
領域を形成するためのイオン注入マスク（図示せず）を
形成した後、イオン注入法によって、各第１，第２のゲ
ート電極２２，３２の両側における半導体基板１１の所
定の領域に第１，第２のソース・ドレイン領域を形成す
る不純物４３を導入する。その後、アッシャー処理また
はウェットエッチング等によって上記イオン注入マスク
（図示せず）を除去する。
【００３５】続いて図３の（２）に示すように、活性化
アニールの処理を行って、上記第１のゲート電極２２の
両側に、第１のＬＤＤ拡散層２４，２５を介して第１の
ソース・ドレイン領域２６，２７を形成する。さらに各
第１のソース・ドレイン領域２６，２７の下部側を覆う
状態にポケット拡散層２８，２９を形成する。このポケ
ット拡散層２８，２９は、少なくとも第１のチャネル領
域３０側に形成されていればよい。
アニールの処理を行って、上記第１のゲート電極２２の
両側に、第１のＬＤＤ拡散層２４，２５を介して第１の
ソース・ドレイン領域２６，２７を形成する。さらに各
第１のソース・ドレイン領域２６，２７の下部側を覆う
状態にポケット拡散層２８，２９を形成する。このポケ
ット拡散層２８，２９は、少なくとも第１のチャネル領
域３０側に形成されていればよい。
【００３６】同時に、上記第２のゲート電極３２の両側
に、第２のＬＤＤ拡散層３４，３５を介して第２のソー
ス・ドレイン領域３６，３７を形成する。このとき第２
のソース・ドレイン領域３６，３７の下部側の一部分に
は上記ポケット拡散層２８，２９を形成するために打ち
込んだ不純物（図示せず）が拡散してなる拡散層３８，
３９が形成される。上記の如くに、第１，第２のトラン
ジスタ１，２が形成される。
に、第２のＬＤＤ拡散層３４，３５を介して第２のソー
ス・ドレイン領域３６，３７を形成する。このとき第２
のソース・ドレイン領域３６，３７の下部側の一部分に
は上記ポケット拡散層２８，２９を形成するために打ち
込んだ不純物（図示せず）が拡散してなる拡散層３８，
３９が形成される。上記の如くに、第１，第２のトラン
ジスタ１，２が形成される。
【００３７】なお、通常、ポケット拡散層が形成されて
いるトランジスタでは、ポケット拡散層の幅だけチャネ
ル長が短くなる。このため、ショートチャネル効果によ
ってしきい値電圧は低下するが、ポケット拡散層に部分
のしきい値電圧が高くなるので、実効的なしきい値電圧
の低下は抑えられる。
いるトランジスタでは、ポケット拡散層の幅だけチャネ
ル長が短くなる。このため、ショートチャネル効果によ
ってしきい値電圧は低下するが、ポケット拡散層に部分
のしきい値電圧が高くなるので、実効的なしきい値電圧
の低下は抑えられる。
【００３８】上記第１のトランジスタ１では、ポケット
拡散層２８，２９の部分のしきい値電圧を高く設定する
ことにより、第２のトランジスタ２のしきい値電圧より
も高いしきい値電圧を得ることが可能になる。例えばポ
ケット拡散層２８，２９の部分のしきい値電圧Ｖth２≧
１Ｖに設定すると、第１のトランジスタ１のしきい値電
圧は０．５Ｖ〜０．８Ｖになる。
拡散層２８，２９の部分のしきい値電圧を高く設定する
ことにより、第２のトランジスタ２のしきい値電圧より
も高いしきい値電圧を得ることが可能になる。例えばポ
ケット拡散層２８，２９の部分のしきい値電圧Ｖth２≧
１Ｖに設定すると、第１のトランジスタ１のしきい値電
圧は０．５Ｖ〜０．８Ｖになる。
【００３９】一方上記第２のトランジスタ２では、上記
拡散層３７，３８がチャネル領域３９に形成されていな
いので、ポケット拡散層は形成されないことになる。し
たがって、上記拡散層３７，３８はしきい値電圧に影響
を与えないので、しきい値電圧は、当初に設定したしき
い値電圧であるＶth２になる。すなわち、０．０Ｖ〜
０．３Ｖになる。
拡散層３７，３８がチャネル領域３９に形成されていな
いので、ポケット拡散層は形成されないことになる。し
たがって、上記拡散層３７，３８はしきい値電圧に影響
を与えないので、しきい値電圧は、当初に設定したしき
い値電圧であるＶth２になる。すなわち、０．０Ｖ〜
０．３Ｖになる。
【００４０】その後、図４に示すように、通常の化学的
気相成長法によって、第１，第２のトランジスタ１，２
を覆う状態に、層間絶縁膜５１を形成する。次いでホト
リソグラフィー技術とエッチングとによって、各第１，
第２のソース・ドレイン領域２６，２７，３６，３７上
の層間絶縁膜５１にコンタクトホール５２，５３，５
４，５５を形成する。
気相成長法によって、第１，第２のトランジスタ１，２
を覆う状態に、層間絶縁膜５１を形成する。次いでホト
リソグラフィー技術とエッチングとによって、各第１，
第２のソース・ドレイン領域２６，２７，３６，３７上
の層間絶縁膜５１にコンタクトホール５２，５３，５
４，５５を形成する。
【００４１】続いて通常の例えばプラグ形成技術によっ
て、各コンタクトホール５２〜５５の内部にプラグ５６
〜５９を形成する。さらに通常の配線形成技術によっ
て、各プラグ５６〜５９に接続する配線６０〜６３を形
成する。図示はしないが、同様にして、各第１，第２の
ゲート電極２２，３２に接続する配線も形成される。
て、各コンタクトホール５２〜５５の内部にプラグ５６
〜５９を形成する。さらに通常の配線形成技術によっ
て、各プラグ５６〜５９に接続する配線６０〜６３を形
成する。図示はしないが、同様にして、各第１，第２の
ゲート電極２２，３２に接続する配線も形成される。
【００４２】上記説明では、Ｎチャネルトランジスタを
形成する場合を説明したが、Ｐチャネルトランジスタを
形成する場合も、構成部品や不純物の導電型を変えるこ
とにより、上記同様に形成することが可能である。
形成する場合を説明したが、Ｐチャネルトランジスタを
形成する場合も、構成部品や不純物の導電型を変えるこ
とにより、上記同様に形成することが可能である。
【００４３】
【発明の効果】以上、説明したように本発明によれば、
第２のゲート電極の両側より所定幅を置いた領域上を開
口した状態にマスクパターンを形成した後、斜めイオン
注入法によって、第１のトランジスタ形成領域にポケッ
ト拡散層を形成する不純物を導入する。その際、マスク
パターンと第２のゲート電極とによって、第２のゲート
電極の両側より所定領域内の半導体基板に不純物が導入
されるのを防いだので、第１のトランジスタ形成領域に
はポケット拡散層が形成されるが、第２のトランジスタ
形成領域にはポケット拡散層が形成されない。したがっ
て、ポケット拡散層に有無によって、しきい値電圧の異
なるトランジスタを形成することができる。
第２のゲート電極の両側より所定幅を置いた領域上を開
口した状態にマスクパターンを形成した後、斜めイオン
注入法によって、第１のトランジスタ形成領域にポケッ
ト拡散層を形成する不純物を導入する。その際、マスク
パターンと第２のゲート電極とによって、第２のゲート
電極の両側より所定領域内の半導体基板に不純物が導入
されるのを防いだので、第１のトランジスタ形成領域に
はポケット拡散層が形成されるが、第２のトランジスタ
形成領域にはポケット拡散層が形成されない。したがっ
て、ポケット拡散層に有無によって、しきい値電圧の異
なるトランジスタを形成することができる。
【００４４】また、ポケット拡散層を形成するための不
純物を導入するのに用いるマスクパターンをＬＤＤ拡散
層用の不純物を導入するためのイオン注入マスクとした
ので、新たにＬＤＤ拡散層用の不純物を導入するための
イオン注入マスクを形成する必要がない。すなわち、イ
オン注入マスクを兼用することが可能になるので、イオ
ン注入マスクを形成するためのホトリソグラフィー工程
が削減できる。このため、製造コストの低減を図ること
ができる。
純物を導入するのに用いるマスクパターンをＬＤＤ拡散
層用の不純物を導入するためのイオン注入マスクとした
ので、新たにＬＤＤ拡散層用の不純物を導入するための
イオン注入マスクを形成する必要がない。すなわち、イ
オン注入マスクを兼用することが可能になるので、イオ
ン注入マスクを形成するためのホトリソグラフィー工程
が削減できる。このため、製造コストの低減を図ること
ができる。
【図１】実施例の製造工程図である。
【図２】ＬＤＤ拡散層を形成する不純物の導入方法の説
明図である。
明図である。
【図３】ソース・ドレイン領域の形成工程図である。
【図４】配線の形成工程図である。
【図５】従来例の製造工程図である。
１ 第１のトランジスタ ２ 第２のトラ
ンジスタ １１ 半導体基板 １２ 第１のト
ランジスタ形成領域 １３ 第２のトランジスタ形成領域 １６ マスクパ
ターン ２１ 第１のゲート絶縁膜 ２２ 第１のゲ
ート電極 ２４ 第１のＬＤＤ拡散層 ２５ 第１のＬ
ＤＤ拡散層 ２６ 第１のソース・ドレイン領域 ２７ 第１のソ
ース・ドレイン領域 ２８ ポケット拡散層 ２９ ポケット
拡散層 ３０ 第１のチャネル領域 ３１ 第２のゲ
ート絶縁膜 ３２ 第２のゲート電極 ３４ 第２のＬ
ＤＤ拡散層 ３５ 第２のＬＤＤ拡散層 ｂ 所定幅 ｓ 所定領域
ンジスタ １１ 半導体基板 １２ 第１のト
ランジスタ形成領域 １３ 第２のトランジスタ形成領域 １６ マスクパ
ターン ２１ 第１のゲート絶縁膜 ２２ 第１のゲ
ート電極 ２４ 第１のＬＤＤ拡散層 ２５ 第１のＬ
ＤＤ拡散層 ２６ 第１のソース・ドレイン領域 ２７ 第１のソ
ース・ドレイン領域 ２８ ポケット拡散層 ２９ ポケット
拡散層 ３０ 第１のチャネル領域 ３１ 第２のゲ
ート絶縁膜 ３２ 第２のゲート電極 ３４ 第２のＬ
ＤＤ拡散層 ３５ 第２のＬＤＤ拡散層 ｂ 所定幅 ｓ 所定領域
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/088 H01L 21/8234 H01L 29/78 H01L 21/336 H01L 21/265
Claims (2)
- 【請求項１】 第１導電型のソース・ドレイン領域の少
なくともチャネル領域側に形成した第２導電型のポケッ
ト拡散層を有する第１のトランジスタとポケット拡散層
を有しない第２のトランジスタとを同一半導体基板に形
成するトランジスタの製造方法において、 半導体基板上の第１のトランジスタ形成領域に、第１の
ゲート絶縁膜を介して第１のゲート電極を形成するとと
もに、当該半導体基板上の第２のトランジスタ形成領域
に、第２のゲート絶縁膜を介して第２のゲート電極を形
成した後、第２のゲート電極の両側より所定幅を置いた
領域を開口した状態にマスクパターンを形成する第１の
工程と、 斜めイオン注入法によって、前記第１のゲート電極をイ
オン注入マスクにして、前記第１のトランジスタ形成領
域の半導体基板にポケット拡散層を形成する不純物を導
入するとともに、その際に前記第２のゲート電極の両側
より所定領域内の半導体基板に不純物が導入されるのを
前記マスクパターンと前記第２のゲート電極とで防ぐ第
２の工程とを行うことを特徴とするトランジスタの製造
方法。 - 【請求項２】 請求項１記載のトランジスタの製造方法
において、 前記第１の工程と前記第２の工程との間、または前記第
２の工程を行った後に、前記マスクパターンと前記第１
のゲート電極と前記第２のゲート電極とをイオン注入マ
スクにしたイオン注入法によって、当該第１のゲート電
極の両側における前記第１のトランジスタ形成領域の半
導体基板に第１のＬＤＤ拡散層を形成する不純物を導入
するとともに、当該第２のゲート電極の両側における前
記第２のトランジスタ形成領域の半導体基板に第２のＬ
ＤＤ拡散層を形成する不純物を導入する第３の工程を行
うことを特徴とするトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16411193A JP3235277B2 (ja) | 1993-06-07 | 1993-06-07 | トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16411193A JP3235277B2 (ja) | 1993-06-07 | 1993-06-07 | トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06350040A JPH06350040A (ja) | 1994-12-22 |
| JP3235277B2 true JP3235277B2 (ja) | 2001-12-04 |
Family
ID=15786967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16411193A Expired - Fee Related JP3235277B2 (ja) | 1993-06-07 | 1993-06-07 | トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3235277B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6297111B1 (en) * | 1997-08-20 | 2001-10-02 | Advanced Micro Devices | Self-aligned channel transistor and method for making same |
| JP2000156419A (ja) | 1998-09-04 | 2000-06-06 | Hitachi Ltd | 半導体装置の製造方法および半導体装置 |
| JP5343320B2 (ja) * | 2007-03-02 | 2013-11-13 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP5423269B2 (ja) * | 2009-09-15 | 2014-02-19 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
| US8541269B2 (en) * | 2010-04-29 | 2013-09-24 | Qualcomm Incorporated | Native devices having improved device characteristics and methods for fabrication |
-
1993
- 1993-06-07 JP JP16411193A patent/JP3235277B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06350040A (ja) | 1994-12-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7276407B2 (en) | Method for fabricating semiconductor device | |
| KR100302648B1 (ko) | 반도체장치및그제조방법 | |
| US6274914B1 (en) | CMOS integrated circuits including source/drain plug | |
| JPH07283412A (ja) | 部分チャンネルを有する絶縁ゲート電界効果トランジスタおよびその製造方法 | |
| US5648672A (en) | Semiconductor device with outer diffusion layer | |
| JP3235277B2 (ja) | トランジスタの製造方法 | |
| US6544853B1 (en) | Reduction of negative bias temperature instability using fluorine implantation | |
| US6107126A (en) | Method to form different threshold NMOSFETS for read only memory devices | |
| US6489209B1 (en) | Manufacturing method of LDD-type MOSFET | |
| US5759881A (en) | Low cost well process | |
| JPH06350042A (ja) | トランジスタの製造方法 | |
| JP3092634B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0831539B2 (ja) | 不揮発性メモリの製造方法 | |
| JP2979864B2 (ja) | 半導体集積回路装置の製造方法 | |
| KR0180135B1 (ko) | 반도체 소자 제조방법 | |
| JPS6074663A (ja) | 相補型半導体装置の製造方法 | |
| US6638841B2 (en) | Method for reducing gate length bias | |
| US6232206B1 (en) | Method for forming electrostatic discharge (ESD) protection transistors | |
| JPH07176634A (ja) | マスクｒｏｍ装置とその製造方法 | |
| EP0166964A1 (en) | A double level polysilicon semiconductor structure | |
| JPH09260590A (ja) | 半導体装置及び半導体装置の製造方法 | |
| KR100243282B1 (ko) | 반도체소자의제조방법 | |
| JPH10163490A (ja) | トランジスタの製造方法 | |
| KR20050070252A (ko) | 반도체 장치의 제조방법 | |
| JPH0521368A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |