JP5343320B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に係り、特に、斜めイオン注入によりポケット領域を形成する半導体装置及びその製造方法に関する。
微細なＭＩＳＦＥＴにおいては、短チャネル効果による閾値電圧低下を抑制するために、ゲート電極下の不純物濃度を局所的に増加させるための、ポケット（pocket）或いはハロー（halo）と呼ばれる不純物導入領域（以下、ポケット領域と呼ぶ）を形成することが一般的になっている。
ポケット領域は、通常、半導体基板上にゲート電極を形成した後、半導体基板の法線に対して傾斜した方向からの斜めイオン注入によって形成される。斜めイオン注入を用いたポケット領域の形成技術については、例えば特許文献１及び特許文献２に記載されている。
特開平０８−１３０１９３号公報 特開２００４−１３４４４９号公報
しかしながら、半導体装置の高密度化のために異なる導電型の素子間の距離を縮めていくと、いわゆるシャドーイング（シャドー効果）の影響が顕著になり、斜め方向から入射するイオンがフォトレジストによって遮蔽され、所望の領域に注入できなくなる。
シャドーイングを抑制する手段の一つとして、フォトレジスト膜を薄膜化することが考えられる。しかしながら、所望しない領域への注入をマスクするという本来の機能を果たせる範囲内でしか、薄膜化することはできない。また、フォトレジスト膜を薄くするほどに、下地の段差がフォトレジスト膜の表面段差として顕著に現れるようになり、フォトレジスト膜の塗布後の平坦性確保や微細加工が困難になる。これらの理由から、フォトレジスト膜の薄膜化には限界があった。
本発明の目的は、斜めイオン注入により形成したポケット領域を有する半導体装置及びその製造方法に関し、微細な素子、例えばフォトレジスト膜の薄膜化が困難になるような微細な素子においても、フォトレジスト膜によるシャドーイングの影響を防止して安定してポケット領域を形成しうる半導体装置及びその製造方法を提供することにある。
本発明の一観点によれば、第１の領域と、前記第１の領域に隣接する第２の領域とを有する半導体基板の、前記第１の領域と前記第２の領域との境界部に、前記第１の領域に第１の活性領域を画定し、前記第２の領域に第２の活性領域を画定する素子分離膜を形成する工程と、第１の活性領域上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極が形成された前記半導体基板上に、前記第２の領域を覆い、前記第１の活性領域を露出する開口部を有し、前記境界部における前記開口部の縁部が前記素子分離膜の中心よりも前記第２の活性領域側に位置する第１のフォトレジスト膜を形成する工程と、前記第１のフォトレジスト膜及び前記ゲート電極をマスクとして、前記半導体基板の法線方向に対して傾斜した方向からイオン注入を行い、前記ゲート電極の両側の前記半導体基板内に一対のポケット領域を形成する工程とを有する半導体装置の製造方法が提供される。
また、本発明の他の観点によれば、半導体基板の第１の領域に形成され、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン領域と、前記ゲート電極下の領域の前記半導体基板と前記ソース／ドレイン領域との間に形成されたポケット領域とを有する第１のＭＩＳＦＥＴと、前記第１の領域に近接して設けられた第２の領域に形成され、前記第１のＭＩＳＦＥＴとは異なる導電型の第２のＭＩＳＦＥＴと、前記第１の領域と前記第２の領域との境界部に形成された素子分離膜とを有する半導体装置であって、前記素子分離膜の中心よりも前記第２の領域側の前記素子分離膜に、前記ポケット領域を構成する不純物が導入された領域を有する半導体装置が提供される。
本発明によれば、ＭＩＳＦＥＴのポケット領域を斜めイオン注入により形成する際に、フォトレジスト膜の開口部の縁部を、素子分離膜の中心よりも隣接する逆導電型活性領域側に所定値以上シフトするので、例えばフォトレジスト膜の薄膜化が困難な微細な素子においても、フォトレジスト膜によるシャドーイングの影響を抑制してＭＩＳＦＥＴの特性変動を防止することができる。
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図１２を用いて説明する。
図１は本実施形態による半導体装置の構造を示す概略断面図、図２乃至図５は本実施形態による半導体装置の製造方法を示す工程断面図、図６はゲート長方向に傾斜した方向から行うイオン注入とシャドーイングとの関係を示す概略断面図、図７はＭＩＳＦＥＴの閾値電圧ロールオフ特性の幅ｄ１依存性を示すグラフ、図８はゲート長方向に傾斜した方向からイオン注入を行った場合におけるゲート電極、フォトレジスト膜及び注入イオンの位置関係を示す概略断面図、図９はゲート幅方向に傾斜した方向から行うイオン注入とシャドーイングとの関係を示す概略断面図、図１０はゲート幅方向に傾斜した方向から行うイオン注入を行った場合における飽和電流変化量の幅ｄ２依存性を示すグラフ、図１１はゲート幅方向に傾斜した方向からイオン注入を行った場合における活性領域、フォトレジスト膜及び注入イオンの位置関係を示す概略断面図、図１２はシフト量ΔＬ，ΔＷが最大値の場合における半導体装置の構造を示す概略断面図である。
はじめに、本実施形態による半導体装置の構造について図１を用いて説明する。
シリコン基板１０には、活性領域を確定する素子分離膜１２が形成されている。図において、中央の活性領域はＮ型ＭＩＳＦＥＴ形成領域であり、左右の活性領域はＰ型ＭＩＳＦＥＴ形成領域であるものとする。Ｎ型ＭＩＳＦＥＴ形成領域のシリコン基板１０内には、Ｐウェル１４が形成されている。Ｐ型ＭＩＳＦＥＴ形成領域のシリコン基板１０内には、Ｎウェル１６が形成されている。
Ｎ型ＭＩＳＦＥＴ形成領域の活性領域には、ゲート絶縁膜１８を介してゲート電極２０が形成されている。ゲート電極２０の側壁部分には、側壁絶縁膜３４が形成されている。ゲート電極２０の両側のシリコン基板１０内には、Ｐ形のポケット領域２４と、Ｎ形のソース／ドレイン領域４４とが形成されている。こうして、Ｎ型ＭＩＳＦＥＴ形成領域には、ゲート電極２０、ソース／ドレイン領域４４及びポケット領域２４を有するＮ型ＭＩＳＦＥＴが形成されている。
Ｐ型ＭＩＳＦＥＴ形成領域の活性領域には、ゲート絶縁膜１８を介してゲート電極２０が形成されている。ゲート電極２０の側壁部分には、側壁絶縁膜３４が形成されている。ゲート電極２０の両側のシリコン基板１０内には、Ｎ形のポケット領域３０と、Ｐ形のソース／ドレイン領域４６とが形成されている。こうして、Ｐ型ＭＩＳＦＥＴ形成領域には、ゲート電極２０、ソース／ドレイン領域４６及びポケット領域３０を有するＮ型ＭＩＳＦＥＴが形成されている。
このように、本実施形態による半導体装置は、Ｎ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴとを有し、これらＮ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴとが、素子分離膜１２を挟んで隣接している。
次に、本実施形態による半導体装置の製造方法について図２乃至図５を用いて説明する。
まず、シリコン基板１０の表面に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子分離膜１２を形成する（図２（ａ））。図において、素子分離膜１２により確定された中央の活性領域がＮ型ＭＩＳＦＥＴ形成領域であり、左右の活性領域がＰ型ＭＩＳＦＥＴ形成領域であるものとする。なお、通常は、特にＮ型ＭＩＳＦＥＴ形成領域とＰ型ＭＩＳＦＥＴ形成領域とが近接している領域では、Ｎ型ＭＩＳＦＥＴ形成領域とＰ型ＭＩＳＦＥＴ形成領域との境界は素子分離膜１２の中央に位置している。
次いで、フォトリソグラフィ及びイオン注入により、Ｎ型ＭＩＳＦＥＴ形成領域にＰ形不純物を、Ｐ型ＭＩＳＦＥＴ形成領域にＮ形不純物を、それぞれ選択的に導入する。各領域へのイオン注入には、ウェル注入、チャネルストップ注入、チャネル注入等が含まれる。これにより、Ｎ型ＭＩＳＦＥＴ形成領域にＰウェル１４を形成し、Ｐ型ＭＩＳＦＥＴ形成領域にＮウェル１６を形成する（図２（ｂ））。
次いで、例えば９００℃の酸素雰囲気中でシリコン基板１０を熱酸化し、素子分離膜１２により画定されたシリコン基板１０の活性領域上に、例えば膜厚１．０ｎｍのシリコン酸化膜を形成する。
次いで、例えばリモートプラズマ処理装置を用い、シリコン酸化膜を窒素プラズマに６０秒間暴露して活性領域上に形成したシリコン酸化膜内に窒素を導入する。これにより、シリコン窒化酸化膜よりなるゲート絶縁膜１８を形成する（図２（ｃ））。
なお、リモートプラズマ処理の代わりに、例えばＮＯガス雰囲気中で熱処理を行うことにより、シリコン酸化膜中に窒素を導入するようにしてもよい。この場合、ガス圧を例えば６６５Ｐａ、熱処理時間を３０秒とすることができる。
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍの多結晶シリコン膜を堆積する。
次いで、フォトリソグラフィ及びドライエッチングにより、多結晶シリコン膜をパターニングし、各活性領域に、多結晶シリコン膜よりなるゲート電極２０をそれぞれ形成する（図３（ａ））。
なお、本実施形態による半導体装置の製造方法では省略しているが、ゲート電極２０の形成後、ゲート電極２０の側壁部分に５〜２０ｎｍの側壁絶縁膜を形成し、以降の工程を行うようにしてもよい。この側壁絶縁膜は、Ｎ型ＭＩＳＦＥＴ又はＰ型ＭＩＳＦＥＴの一方にのみ形成してもよい。なお、この側壁絶縁膜は、ポケット領域及びエクステンション領域の注入位置の制御等に利用することができる。ここで、エクステンション領域とは、ソース／ドレイン領域と同一導電型の不純物領域であって、ソース／ドレイン領域よりも接合深さが浅く、かつソース／ドレイン領域よりもチャネル領域近くに形成された領域のことをいう。
次いで、フォトリソグラフィにより、Ｐ型ＭＩＳＦＥＴ形成領域を覆い、Ｎ型ＭＩＳＦＥＴ形成領域を覆うフォトレジスト膜２２を形成する。
本実施形態による半導体装置の製造方法では、フォトレジスト膜２２の開口部の縁部が、素子分離膜の中央部（Ｎ型ＭＩＳＦＥＴ形成領域とＰ型ＭＩＳＦＥＴ形成領域との境界）よりもＰ型ＭＩＳＦＥＴ形成領域側に位置するようにしている。フォトレジスト膜２２のパターンをこのようにする理由については、後述する。
次いで、フォトレジスト膜２２及びゲート電極２０をマスクとして、Ｐ形不純物、例えばボロンをイオン注入し、ゲート電極２０の両側のシリコン基板１０内にポケット領域２４を形成する（図３（ｂ））。この際、不純物イオンは、シリコン基板１０の法線方向に対して、ゲート電極２０の延在方向に沿った２方向及びゲート電極２０の延在方向と垂直な方向に沿った２方向に傾斜した方向から、それぞれイオン注入する。イオン注入条件は、例えば不純物イオンをボロンイオン、加速エネルギーを７ｋｅＶ、注入量を１×１０１３ｃｍ−２、チルト角を３０度とする。
次いで、フォトレジスト膜２２及びゲート電極２０をマスクとして、Ｎ形不純物、例えばリンをイオン注入し、ゲート電極２０の両側のシリコン基板１０内に、エクステンション領域としての不純物拡散領域２６を形成する（図３（ｃ））。この際、不純物イオンは、シリコン基板１０の法線方向からイオン注入する。
次いで、例えばアッシングにより、フォトレジスト膜２２を除去する。
次いで、フォトリソグラフィにより、Ｎ型ＭＩＳＦＥＴ形成領域を覆い、Ｐ型ＭＩＳＦＥＴ形成領域を覆うフォトレジスト膜２８を形成する。
本実施形態による半導体装置の製造方法では、フォトレジスト膜２８の開口部の縁部が、素子分離膜の中央部（Ｎ型ＭＩＳＦＥＴ形成領域とＰ型ＭＩＳＦＥＴ形成領域との境界）よりもＮ型ＭＩＳＦＥＴ形成領域側に位置するようにしている。フォトレジスト膜２８のパターンをこのようにする理由については、後述する。
次いで、フォトレジスト膜２８及びゲート電極２０をマスクとして、Ｎ形不純物、例えばリンをイオン注入し、ゲート電極２０の両側のシリコン基板１０内にポケット領域３０を形成する（図４（ａ））。この際、不純物イオンは、シリコン基板１０の法線方向に対して、ゲート電極２０の延在方向に沿った２方向及びゲート電極２０の延在方向と垂直な方向に沿った２方向に、それぞれ例えば４５度傾斜した方向から、それぞれイオン注入する。
次いで、フォトレジスト膜２８及びゲート電極２０をマスクとして、Ｐ形不純物、例えばボロンをイオン注入し、ゲート電極２０の両側のシリコン基板１０内に、エクステンション領域としての不純物拡散領域３２を形成する（図４（ｂ））。この際、不純物イオンは、シリコン基板１０の法線方向からイオン注入する。
次いで、例えばアッシングにより、フォトレジスト膜２８を除去する。
上述のようなパターンのフォトレジスト膜２２，２８を用いてポケット領域２４，３０を形成する結果、素子分離膜１２の中心よりもＰ型ＭＩＳＦＥＴ形成領域側には、ポケット領域２４を構成する不純物が導入された領域が形成され、素子分離膜１２の中心よりもＮ型ＭＩＳＦＥＴ形成領域側には、ポケット領域３０を構成する不純物が導入された領域が形成される。また、素子分離膜１２の中心近傍には、ポケット領域２４を構成する不純物と、ポケット領域３０を構成する不純物との双方が導入された領域が形成される。
次いで、例えばＣＶＤ法によりシリコン酸化膜を堆積後、このシリコン酸化膜をエッチバックし、ゲート電極２０の側壁部分に、シリコン酸化膜よりなる側壁絶縁膜３４を形成する（図４（ｃ））。
次いで、フォトリソグラフィにより、Ｐ型ＭＩＳＦＥＴ形成領域を覆い、Ｎ型ＭＩＳＦＥＴ形成領域を覆うフォトレジスト膜３６を形成する。
次いで、フォトレジスト膜３６、ゲート電極２０及び側壁絶縁膜３４をマスクとして、Ｎ形不純物、例えばヒ素をイオン注入し、ゲート電極２０の両側のシリコン基板１０内に不純物拡散領域３８を形成する（図５（ａ））。
次いで、例えばアッシングにより、フォトレジスト膜３６を除去する。
次いで、フォトリソグラフィにより、Ｎ型ＭＩＳＦＥＴ形成領域を覆い、Ｐ型ＭＩＳＦＥＴ形成領域を覆うフォトレジスト膜４０を形成する。
次いで、フォトレジスト膜４０、ゲート電極２０及び側壁絶縁膜３４をマスクとして、Ｐ形不純物、例えばフッ化ボロンをイオン注入し、ゲート電極２０の両側のシリコン基板１０内に不純物拡散領域４２を形成する（図５（ｂ））。
次いで、例えばアッシングにより、フォトレジスト膜４０を除去する。
次いで、短時間アニールにより注入した不純物を活性化し、Ｎ型ＭＩＳＦＥＴ形成領域に、不純物拡散領域２６，３８により構成されたポケット領域２４付きのソース／ドレイン領域４４を、Ｐ型ＭＩＳＦＥＴ形成領域に、不純物拡散領域３２，４２により構成されたポケット領域３０付きのソース／ドレイン領域４６を形成する（図５（ｃ））。
こうして、Ｎ型ＭＩＳＦＥＴ形成領域に、ゲート電極２０、ソース／ドレイン領域４４及びポケット領域２４を有するＮ型ＭＩＳＦＥＴを形成し、Ｐ型ＭＩＳＦＥＴ形成領域に、ゲート電極、ソース／ドレイン領域４６及びポケット領域３０を有するＰ型ＭＩＳＦＥＴを形成する。
ここで、本実施形態による半導体装置の製造方法は、ポケット領域２４，３０の形成の際に用いるフォトレジスト膜２２，２８のパターンに主たる特徴がある。フォトレジスト膜２２，２８のパターンは、ポケット領域２４を形成するためのポケットイオン注入の条件との関係から設定する。この設定は、フォトレジスト膜２２，２８を形成する際に用いるレチクル上のパターンを変更することにより行うことができる。
なお、以下の説明では、Ｎ型ＭＩＳＦＥＴを形成する際に用いるフォトレジスト膜２２の場合を例にして説明するが、Ｐ型ＭＩＳＦＥＴを形成する際に用いるフォトレジスト膜２８の場合も同様である。
まず、フォトレジスト膜２２の開口部のゲート電極２０の延在方向（ゲート幅方向）と平行な縁部の設定方法について図６乃至図８を用いて説明する。
フォトレジスト膜２２の開口部のゲート電極２０の延在方向と平行な縁部は、ゲート電極２０の延在方向に対して垂直な方向（ゲート長方向）に傾斜した方向から行うポケットイオン注入との関係から規定する。
図６は、ゲート電極２０の延在方向に対して垂直な方向に傾斜した方向から行うイオン注入とシャドーイングとの関係を示す概略断面図である。
ゲート電極２０の延在方向（紙面垂直方向）に対して垂直な方向（紙面横方向）に傾斜した方向から斜めイオン注入を行った場合、フォトレジスト膜２２によるシャドーイングによって、注入されるイオンはゲート電極２０の端部から幅ｄ１の領域に導入される。なお、右斜め上方向から注入したイオンはゲート電極２０の左側にも、左斜め上方向から注入したイオンはゲート電極２０の右側にも、それぞれ注入されるが、ＭＩＳＦＥＴの特性に主に影響するイオンは主に幅ｄ１の領域に導入されるものであり、ここでは無視して考える。
図７は、ゲート電極２０の延在方向に対して垂直な方向に傾斜した方向からイオン注入を行った場合において、フォトレジスト膜２２によるシャドーイングの影響を受けずに不純物イオンが導入されるゲート長方向の幅をｄ１としたときの、閾値電圧ロールオフ特性の幅ｄ１依存性を示すグラフである。評価した試料は、不純物イオンとしてボロンイオンを用い、加速エネルギーを７ｋｅＶ、注入量を１×１０１３ｃｍ−２、チルト角を３０度としてポケットイオン注入を行った場合の結果である。
図中、点線は幅ｄ１が０ｎｍのときの特性、一点鎖線は幅ｄ１が１０ｎｍのときの特性、二点差線は幅ｄ１が２０ｎｍのときの特性、破線は幅ｄ１が３０ｎｍのときの特性、実線はフォトレジスト膜２２を形成しないとき（遮蔽無し）の特性である。
図７に示すように、幅ｄ１が１０ｎｍ以下の場合（点線及び一点鎖線）には、フォトレジスト膜２２を形成していない場合（実線）と比較して、特性曲線が右方向にシフトしており、より長いゲート長において短チャネル効果が生じていることが判る。つまり、ポケット領域２４による短チャネル効果の抑制が十分ではない。
これに対し、幅ｄ１が１０ｎｍより大きい場合（二点差線及び破線）には、シャドーイングが生じていない場合（実線）とほぼ等しい特性が得られていることが判る。つまり、ポケット領域２４によって短チャネル効果が十分に抑制されている。
このように、幅ｄ１はＭＩＳＦＥＴの短チャネル効果に与える影響が大きいため、フォトレジスト膜２２の開口部のゲート電極２０の延在する方向と平行な縁部は、短チャネル効果の抑制効果が十分に得られる幅ｄ１が得られるように、規定する必要がある。
なお、短チャネル効果の抑制に必要な幅ｄ１は、ＭＩＳＦＥＴの寸法やポケット領域その他のイオン注入条件等によって変化するため、各ＭＩＳＦＥＴの特性に応じて適宜最適化することが望ましい。
図８は、ゲート電極２０の延在方向に対して垂直な方向に傾斜した方向からイオン注入を行った場合におけるゲート電極２０、フォトレジスト膜２２及び注入イオンの位置関係を示す概略断面図である。
ゲート電極２０の端部からフォトレジスト膜２２の開口部の縁部までの距離をＸ、フォトレジスト膜２２の膜厚をｈ、シリコン基板１０の法線に対する注入イオンの入射角（チルト角）をθとすると、フォトレジスト膜２２の開口部の縁部が素子分離膜１２の中央部に位置する場合、これらの間には、図８（ａ）に示すように、
Ｘ＝ｈ×ｔａｎθ
の関係が成立する。つまり、距離Ｘが
Ｘ≦ｈ×ｔａｎθ
の関係を有するとき、フォトレジスト膜２２によるシャドーイングによって、ゲート電極２０と素子分離膜１２との間にイオン注入を行うことができない。すなわち、ポケット領域２４を形成するためには、少なくとも距離Ｘが、
Ｘ＞ｈ×ｔａｎθ
の関係を満たす必要がある。また、前述の、フォトレジスト膜２２によるシャドーイングの影響を受けずに不純物イオンが導入されるゲート長方向の幅ｄ１を考慮すると、ＭＩＳＦＥＴの短チャネル効果を抑制するためには、
Ｘ≧ｈ×ｔａｎθ＋ｄ１ …（１）
の関係を満たす必要がある。
一般的に、Ｎ形不純物とＰ形不純物とを打ち分けるためのフォトレジスト膜２２を形成する場合、フォトレジスト膜２２の開口部の縁部は、Ｐ型ＭＩＳＦＥＴ形成領域とＮ型ＭＩＳＦＥＴ形成領域との境界部分では、Ｐ型ＭＩＳＦＥＴ形成領域とＮ型ＭＩＳＦＥＴ形成領域との間に形成された素子分離膜１２の中央部に位置決めされている。
したがって、フォトレジスト膜２２の開口部の縁部がＰ型ＭＩＳＦＥＴ形成領域とＮ型ＭＩＳＦＥＴ形成領域との間の素子分離膜１２の中央部に位置している場合において式（１）の関係を満たす場合には、フォトレジスト膜２２のパターンに変更を加える必要はない。しかしながら、ゲート電極２０の端部から素子分離膜１２の中央部（Ｎ型ＭＩＳＦＥＴ形成領域とＰ型ＭＩＳＦＥＴ形成領域との境界）までの距離Ｌが、素子の微細化等によって
Ｌ＜ｈ×ｔａｎθ＋ｄ１ …（２）
の関係となっている場合には、フォトレジスト膜２２によるシャドーイングの影響によって所望の特性のポケット領域２４が形成できない。
そこで、本実施形態による半導体装置の製造方法では、距離Ｌ、膜厚ｈ、角度θ及び幅ｄ１が式（２）の関係となる場合には、図８（ｂ）に示すように、ゲート電極２０の端部とフォトレジスト膜２２の開口部の縁部との距離Ｘが、ｈ×ｔａｎθ＋ｄ１よりも大きくなるように、フォトレジスト膜２２の縁部を、素子分離膜１２の中央部からＰ型ＭＩＳＦＥＴ形成領域側に所定量以上シフトする。すなわち、
Ｘ＝Ｌ＋ΔＬ≧ｈ×ｔａｎθ＋ｄ１
となるように、シフト量ΔＬを規定する。具体的には、シフト量ΔＬは、
ΔＬ≧ｈ×ｔａｎθ＋ｄ１−Ｌ …（３）
となる。
例えば、フォトレジスト膜２２の膜厚ｈが３００ｎｍ、チルト角θが３０度、距離Ｌが１８０ｎｍ、幅ｄ１が２０ｎｍの場合には、シフト量ΔＬは１３ｎｍとなる。この場合、フォトレジスト膜２２の開口部の縁部が、素子分離膜１２の中央部からＰ型ＭＩＳＦＥＴ形成領域側に１３ｎｍ以上シフトするように、フォトレジスト膜２２を形成するためのレチクル上のパターンを設計すればよい。
次に、フォトレジスト膜２２の開口部のゲート電極２０の延在方向（ゲート幅方向）と垂直な縁部の設定方法について図９乃至図１１を用いて説明する。
フォトレジスト膜２２の開口部のゲート電極２０の延在方向と垂直な縁部は、ゲート電極２０の延在方向に対して平行な方向（ゲート長方向）に傾斜した方向から行うイオン注入との関係から規定する。
図９は、ゲート電極２０の延在方向に対して平行な方向に傾斜した方向から行うイオン注入とシャドーイングとの関係を示す概略断面図である。
図９に示すように、ゲート電極２０の延在方向（紙面横方向）に対して平行な方向（紙面横方向）に傾斜した両方向から斜めイオン注入を行った場合、フォトレジスト膜２２によるシャドーイングによって、素子分離膜１２の端部から幅ｄ２の活性領域には、一方向から注入したイオンしか導入されない。
図１０は、ゲート電極２０の延在方向に対して平行な方向に傾斜した方向からイオン注入を行った場合における飽和電流変化量の幅ｄ２依存性を示すグラフである。なお、測定に用いた素子におけるゲート幅方向の活性領域の長さは２００ｎｍである。また、図１０は、不純物イオンとしてボロンイオンを用い、加速エネルギーを７ｋｅＶ、注入量を１×１０１３ｃｍ−２、チルト角を３０度としてイオン注入を行った場合の結果である。
図１０に示すように、幅ｄ２が５０ｎｍ以下の場合には、飽和電流値に大幅な変動はみられない。これに対し、幅ｄ２が５０ｎｍを超えると、飽和電流値が急激に減少している。図１０の結果から、ＭＩＳＦＥＴの特性変動を引き起こさないためには、幅ｄ２を５０ｎｍ以下にする必要があることが判る。
すなわち、フォトレジスト膜２２の開口部のゲート電極２０の延在する方向と垂直な縁部は、幅ｄ２がＭＩＳＦＥＴの特性変動を引き起こさない範囲となるように、規定する必要がある。
なお、ＭＩＳＦＥＴの特性変動を防止するために必要な幅ｄ２は、ＭＩＳＦＥＴの寸法やポケット領域その他のイオン注入条件等によって変化するため、各ＭＩＳＦＥＴの特性に応じて適宜最適化することが望ましい。
図１１は、ゲート電極２０の延在方向に対して平行な方向に傾斜した方向からイオン注入を行った場合における活性領域、フォトレジスト膜２２及び注入イオンの位置関係を示す概略断面図である。
フォトレジスト膜２２の膜厚をｈ、シリコン基板１０の法線に対する注入イオンの入射角（チルト角）をθ、フォトレジスト膜２２の開口部の縁部から不純物イオンが注入される領域までの距離をＹとすると、これらの間には、図１１（ａ）に示すように、
Ｙ＝ｈ×ｔａｎθ
の関係が成立する。フォトレジスト膜２２の開口部の縁部が素子分離膜１２の中央部に位置している場合、不純物イオンが導入されない領域のゲート幅方向の幅の、ＭＩＳＦＥＴの特性変動を引き起こさない最大値をｄ２、素子分離膜１２の中央部から縁部までの距離（素子分離幅の半分）をＷ２とすると、
Ｗ２＋ｄ２≧ｈ×ｔａｎθ
の関係を有するときには、ＭＩＳＦＥＴの特性変動を引き起こさないため、フォトレジスト膜２２のパターンを変更する必要はない。しかしながら、
Ｗ２＋ｄ２＜ｈ×ｔａｎθ …（４）
の関係となる場合には、上述のようにＭＩＳＦＥＴの特性変動を引き起こす。
そこで、本実施形態による半導体装置の製造方法では、距離Ｗ２、膜厚ｔ、角度θ及び幅ｄ２が式（４）の関係となる場合には、図１１（ｂ）に示すように、
Ｗ２＋ΔＷ＋ｄ２≧ｈ×ｔａｎθ
となるように、フォトレジスト膜２２の縁部を、素子分離膜１２の中央部からＰ型ＭＩＳＦＥＴ形成領域側にΔＷだけシフトする。
具体的には、シフト量ΔＷは、
ΔＷ≧ｈ×ｔａｎθ−Ｗ２−ｄ２ …（５）
である。
例えば、フォトレジスト膜２２の膜厚ｈが３００ｎｍ、チルト角θが３０度、距離Ｗ２が１００ｎｍ、幅ｄ２が５０ｎｍの場合には、シフト量ΔＷは２３ｎｍとなる。この場合、フォトレジスト膜２２の開口部の縁部が、素子分離膜１２の中央部からＰ型ＭＩＳＦＥＴ形成領域側に２３ｎｍ以上シフトするように、フォトレジスト膜２２を形成するためのレチクル上のパターンを設計すればよい。
以上の結果をまとめると、ゲート電極２０の延在方向と平行なフォトレジスト膜２２の開口部の縁部については、ゲート電極２０の端部から素子分離膜１２の中央部までの距離Ｌが、Ｌ＜ｈ×ｔａｎθ＋ｄ１の関係となっている場合には、フォトレジスト膜２２の縁部を、素子分離膜１２の中央部からＰ型ＭＩＳＦＥＴ形成領域側に、シフト量ΔＬ（≧ｈ×ｔａｎθ＋ｄ１−Ｌ）だけシフトする。
また、ゲート電極２０の延在方向と垂直なフォトレジスト膜２２の開口部の縁部については、Ｗ２＋ｄ２＜ｈ×ｔａｎθの関係となっている場合には、フォトレジスト膜２２の縁部を、素子分離膜１２の中央部からＮ型ＭＩＳＦＥＴ形成領域側に、シフト量ΔＷ（≧ｈ×ｔａｎθ−Ｗ２−ｄ２）だけシフトする。
シフト量ΔＬ，ΔＷの最大値は、ポケットイオン注入が逆導電型のＭＩＳＦＥＴ形成領域に導入されない範囲によって規定される。すなわち、フォトレジスト膜２２の開口部の縁部が、素子分離膜１２を介して隣接する他の活性領域と当該素子分離膜１２との境界に位置するときである。
具体的には、シフト量ΔＬの最大値は、図１２（ａ）に示すように、素子分離膜１２の中央部から縁部までの距離（素子分離幅の半分）をＷ１として、ΔＬ＝Ｗ１である。また、シフト量ΔＷの最大値は、図１２（ｂ）に示すように、素子分離膜１２の中央部から縁部までの距離（素子分離幅の半分）をＷ２として、ΔＷ＝Ｗ２である。
シフト量ΔＬ，ΔＷの最大値をこのように規定することにより、ポケットイオン注入が逆導電型のＭＩＳＦＥＴ形成領域に導入されてＭＩＳＦＥＴの特性変動を引き起こすことを防止することができる。
このように、本実施形態によれば、ＭＩＳＦＥＴのポケット領域を斜めイオン注入により形成する際に、フォトレジスト膜の開口部の縁部を、素子分離膜の中心よりも外側に所定値以上シフトするので、微細な素子においてもシャドーイングによるＭＩＳＦＥＴの特性変動を防止することができる。
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図１３乃至図１５を用いて説明する。図１乃至図１２に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
図１３は本実施形態による半導体装置の構造を示す概略断面図、図１４及び図１５は本実施形態による半導体装置の製造方法を示す工程断面図である。
はじめに、本実施形態による半導体装置の構造について図１３を用いて説明する。
シリコン基板１０には、活性領域を確定する素子分離膜１２が形成されている。図において、中央の活性領域はＮ型ＭＩＳＦＥＴ形成領域であり、左右の活性領域はＰ型ＭＩＳＦＥＴ形成領域であるものとする。Ｎ型ＭＩＳＦＥＴ形成領域のシリコン基板１０内には、Ｐウェル１４が形成されている。Ｐ型ＭＩＳＦＥＴ形成領域のシリコン基板１０内には、Ｎウェル１６が形成されている。
Ｎ型ＭＩＳＦＥＴ形成領域の活性領域には、ゲート絶縁膜１８を介してゲート電極２０が形成されている。ゲート電極２０の側壁部分には、側壁絶縁膜５０，３４が形成されている。ゲート電極２０の両側のシリコン基板１０内には、Ｐ形のポケット領域２４と、Ｎ形のソース／ドレイン領域４４とが形成されている。こうして、Ｎ型ＭＩＳＦＥＴ形成領域には、ゲート電極２０、ソース／ドレイン領域４４及びポケット領域２４を有するＮ型ＭＩＳＦＥＴが形成されている。
Ｐ型ＭＩＳＦＥＴ形成領域の活性領域には、ゲート絶縁膜１８を介してゲート電極２０が形成されている。ゲート電極２０の側壁部分には、側壁絶縁膜５０，３４が形成されている。ゲート電極２０の両側のシリコン基板１０内には、Ｎ形のポケット領域３０と、Ｐ形のソース／ドレイン領域４６とが形成されている。こうして、Ｐ型ＭＩＳＦＥＴ形成領域には、ゲート電極２０、ソース／ドレイン領域４６及びポケット領域３０を有するＮ型ＭＩＳＦＥＴが形成されている。
このように、本実施形態による半導体装置は、基本的な構造は図１に示す第１実施形態による半導体装置と同様である。本実施形態による半導体装置の主たる特徴は、ゲート電極２０と側壁絶縁膜３４との間に薄い側壁絶縁膜５０が形成されている点にある。
この側壁絶縁膜５０は、ソース／ドレイン領域４４，４６のエクステンション領域の、ゲート電極２０からの注入位置を調整するためのものである。すなわち、第１実施形態による半導体装置では、ソース／ドレイン領域４４，４６のエクステンション領域となる不純物拡散領域２６，３２は、ゲート電極２０のみに自己整合で形成しているが、本実施形態による半導体装置では、これら不純物拡散領域２６，３２を、ゲート電極２０及び側壁絶縁膜５０に自己整合で形成している。
次に、本実施形態による半導体装置の製造方法について図１４及び図１５を用いて説明する。
まず、例えば図２（ａ）乃至図４（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、シリコン基板１０に、素子分離膜１２、Ｐウェル１４、Ｎウェル１６、ゲート絶縁膜１８、ゲート電極２０、ポケット領域２４，３０を形成する（図１４（ａ））。なお、本実施形態による半導体装置の製造方法では、図３（ｃ）の工程では不純物拡散領域２６を形成せず、図４（ｂ）の工程では不純物拡散領域３２を形成しない。
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０ｎｍのシリコン酸化膜４８を堆積する（図１４（ｂ））。
次いで、例えばＣ４Ｆ８を主なエッチングガスとした反応性イオンエッチングにより、シリコン酸化膜４８を異方性エッチングし、シリコン酸化膜４８をゲート電極２０の側壁部分に選択的に残存させる。こうして、ゲート電極２０の側壁部分に、シリコン酸化膜４８よりなる側壁絶縁膜５０を形成する（図１４（ｃ））。
なお、側壁絶縁膜５０を形成するための絶縁膜は、シリコン酸化膜のみならず、他の絶縁材料、例えばシリコン窒化膜、シリコン窒化酸化膜、アルミナ膜等により形成してもよい。これら絶縁膜の形成の際には、ポケット領域２４，３０を構成する不純物の拡散を抑制するために、成膜温度を６００℃以下にすることが望ましい。
次いで、フォトリソグラフィにより、Ｐ型ＭＩＳＦＥＴ形成領域を覆い、Ｎ型ＭＩＳＦＥＴ形成領域を覆うフォトレジスト膜５２を形成する。
なお、フォトレジスト膜５２は、斜めイオン注入の際に用いるマスクではないため、フォトレジスト膜２２のように開口部を広げる必要はない。フォトレジスト膜５２の開口部の縁部は、一般的な手法と同様に、素子分離膜の中央部（Ｎ型ＭＩＳＦＥＴ形成領域とＰ型ＭＩＳＦＥＴ形成領域との境界）に設定することができる。
次いで、フォトレジスト膜５２、ゲート電極２０及び側壁絶縁膜５０をマスクとして、Ｎ形不純物、例えばリンをイオン注入し、ゲート電極２０の両側のシリコン基板１０内に、エクステンション領域としての不純物拡散領域２６を形成する（図１５（ａ））。この際、不純物イオンは、シリコン基板１０の法線方向からイオン注入する。
このとき、フォトレジスト膜５２の開口部の縁部は、フォトレジスト膜２２とは異なり、Ｐ型ＭＩＳＦＥＴ形成領域側にシフトされていないため、不純物拡散領域２６を形成するための不純物イオンがＰ型ＭＩＳＦＥＴ形成領域に導入されることを効果的に防止することができる。
例えば図１２に示すようにシフト量ΔＬやシフト量ΔＷを最大値の近傍に設定していた場合、不純物拡散領域２６を形成するための不純物の拡散や散乱によって、注入イオンが逆導電型のＰ型ＭＩＳＦＥＴ形成領域のソース／ドレイン領域に導入され、ＭＩＳＦＥＴの特性変動を引き起こす虞がある。本実施形態のようにフォトレジスト膜５２を用いて不純物拡散領域２６を形成することにより、このような不具合を防止することができる。
また、不純物拡散領域２６はゲート電極２０及び側壁絶縁膜５０に自己整合で形成されるため、不純物拡散領域２６のゲート電極２０側の端部の位置は、側壁絶縁膜５０の厚さによって調整することができる。
次いで、例えばアッシングにより、フォトレジスト膜５２を除去する。
次いで、フォトリソグラフィにより、Ｎ型ＭＩＳＦＥＴ形成領域を覆い、Ｐ型ＭＩＳＦＥＴ形成領域を覆うフォトレジスト膜５４を形成する。
なお、フォトレジスト膜５４は、斜めイオン注入の際に用いるマスクではないため、フォトレジスト膜２８のように開口部を広げる必要はない。フォトレジスト膜５４の開口部の縁部は、一般的な手法と同様に、素子分離膜の中央部（Ｎ型ＭＩＳＦＥＴ形成領域とＰ型ＭＩＳＦＥＴ形成領域との境界）に設定することができる。
次いで、フォトレジスト膜５４、ゲート電極２０及び側壁絶縁膜５０をマスクとして、Ｐ形不純物、例えばボロンをイオン注入し、ゲート電極２０の両側のシリコン基板１０内に、エクステンション領域としての不純物拡散領域３２を形成する（図４（ｂ））。この際、不純物イオンは、シリコン基板１０の法線方向からイオン注入する。
このとき、フォトレジスト膜５４の開口部の縁部は、フォトレジスト膜２８とは異なり、Ｎ型ＭＩＳＦＥＴ形成領域側にシフトされていないため、不純物拡散領域３２を形成するための不純物イオンがＮ型ＭＩＳＦＥＴ形成領域に導入されることを効果的に防止することができる。
例えば図１２に示すようにシフト量ΔＬやシフト量ΔＷを最大値の近傍に設定していた場合、不純物拡散領域３２を形成するための不純物の拡散や散乱によって、注入イオンが逆導電型のＮ型ＭＩＳＦＥＴ形成領域のソース／ドレイン領域に導入され、ＭＩＳＦＥＴの特性変動を引き起こす虞がある。本実施形態のようにフォトレジスト膜５４を用いて不純物拡散領域３２を形成することにより、このような不具合を防止することができる。
また、不純物拡散領域３２はゲート電極２０及び側壁絶縁膜５０に自己整合で形成されるため、不純物拡散領域３２のゲート電極２０側の端部の位置は、側壁絶縁膜５０の厚さによって調整することができる。
次いで、例えばアッシングにより、フォトレジスト膜５４を除去する。
次いで、例えば図４（ｃ）乃至図５（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、側壁絶縁膜３４及びソース／ドレイン領域４４，４６を形成し、Ｎ型ＭＩＳＦＥＴ形成領域に、ゲート電極２０、ソース／ドレイン領域４４及びポケット領域２４を有するＮ型ＭＩＳＦＥＴを形成し、Ｐ型ＭＩＳＦＥＴ形成領域に、ゲート電極、ソース／ドレイン領域４６及びポケット領域３０を有するＰ型ＭＩＳＦＥＴを形成する。
このように、本実施形態によれば、ＭＩＳＦＥＴのポケット領域を斜めイオン注入により形成する際に、フォトレジスト膜の開口部の縁部を、素子分離膜の中心よりも外側に所定値以上シフトするので、微細な素子においてもシャドーイングによるＭＩＳＦＥＴの特性変動を防止することができる。
また、エクステンション領域となる不純物拡散領域を形成するためのフォトレジスト膜を、ポケット領域を形成するためのフォトレジスト膜とは別に形成するので、ポケット領域を形成するためのフォトレジスト膜の開口部の縁部をシフトした場合であっても、隣接する逆導電型ＭＩＳＦＥＴの特性変動を引き起こすことを防止することができる。
［第３実施形態］
本発明の第３実施形態による半導体装置の製造方法について図１６乃至図２０を用いて説明する。図１乃至図１５に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
図１６は第１及び第２実施形態による半導体装置の製造方法におけるポケットイオン注入の方向を示す平面図、図１７はイオン注入のチルト角及びツイスト角を説明する図、図１８は本実施形態による半導体装置の製造方法におけるポケットイオン注入の方向を示す平面図、図１９は第１及び第２実施形態による半導体装置の製造方法におけるシャドーイングの影響を示す断面図及び平面図、図２０は本実施形態による半導体装置の製造方法におけるシャドーイングの影響を示す断面図及び平面図である。
図１６は、第１実施形態の図３（ｂ）の工程又は図４（ｂ）の工程における半導体装置の平面図である。なお、図において、ｘ軸方向及びｙ軸方向は基板面に平行な直交する２方向であり、ｚ軸方向は基板の法線方向である。また、ｘ軸はゲート幅方向と平行であり、ｙ軸はゲート長方向と平行である。
一般的な半導体装置には、直交する２軸方向に延在するゲート電極を有するＭＩＳＦＥＴが含まれている。すなわち、例えば図１６に示すように、ｘ軸方向（図面横方向）に延在するゲート電極２０ｘを有するＭＩＳＦＥＴと、ｙ軸方向（図面縦方向）に延在するゲート電極２０ｙを有するＭＩＳＦＥＴとが含まれている。
そこで、第１及び第２実施形態では、ゲート電極２０ｘを有するＭＩＳＦＥＴとゲート電極２０ｙを有するＭＩＳＦＥＴとに、同一工程で同じようにポケットイオン注入を行うために、平面的にみた注入イオンの進行方向が、ゲート電極２０の延在方向に対して平行又は垂直となる４方向（図１６中、矢印で示す）から、ポケットイオン注入を行っている。すなわち、図１７に示す座標系において、基板面内においてｙ方向となす角度φ（ツイスト角）が０度、１８０度、±９０度となるそれぞれの方向に、基板法線（ｚ）方向に対して角度θ（チルト角）傾斜した４方向から、イオン注入を行っている。これにより、ゲート電極２０ｘを有するＭＩＳＦＥＴ及びゲート電極２０ｙを有するＭＩＳＦＥＴの双方において、同じ不純物プロファイルのポケット領域２４，３０を形成することができる。
これに対し、本実施形態による半導体装置の製造方法では、図１８に示すように、平面的にみた注入イオンの進行方向が、ゲート電極２０の延在方向に対して４５度の角度を成す４方向（図１８中、矢印で示す）から、ポケットイオン注入を行う。すなわち、図１７に示す座標系において、基板面内においてｙ方向となす角度φ（ツイスト角）が±４５度、±１３５度となるそれぞれの方向に、基板法線（ｚ）方向に対して角度θ（チルト角）傾斜した４方向から、イオン注入を行っている。ポケットイオン注入の注入方向をこのような４方向に設定することによっても、ゲート電極２０Ｘを有するＭＩＳＦＥＴ及びゲート電極２０Ｙを有するＭＩＳＦＥＴの双方において、同じ不純物プロファイルのポケット領域２４，３０を形成することができる。
本実施形態による半導体装置の製造方法を適用するメリットとして、フォトレジスト膜によるシャドーイングの影響を抑制できることが挙げられる。
いま、膜厚ｈのフォトレジスト膜２２（又はフォトレジスト膜２８）をマスクとして、チルト角θで斜めイオン注入を行う場合を考える。
図１９は、ツイスト角φが９０度の方向からイオン注入を行う場合のシャドーイングの影響を模式的に表した断面図及び平面図である。図２０は、ツイスト角φが４５度の方向からイオン注入を行う場合のシャドーイングの影響を模式的に表した断面図及び平面図である。図１９が第１及び第２実施形態の場合に相当し、図２０が本実施形態の場合に相当する。
ツイスト角φが９０度の場合、図１９（ｂ）に示すように、平面的にみた注入イオンの進行方向は、フォトレジスト膜２２の縁部に対して垂直となる。この場合において、フォトレジスト膜２２によるシャドーイングによってイオンが注入されない領域の幅がＤ（＝ｈ×ｔａｎθ）であると仮定する（図１９（ａ）参照）。
一方、ツイスト角φが４５度の場合、図２０（ｂ）に示すように、平面的にみた注入イオンの進行方向は、フォトレジスト膜２２の縁部に対して４５度となる。ここで、フォトレジスト膜２２によるシャドーイングの影響を受けるのは、平面的にみた注入イオンの侵入距離がＤ未満の領域である。つまり、フォトレジスト膜２２によるシャドーイングによりイオンが注入されない領域の幅は、
Ｄ×ｓｉｎφ＝Ｄ／√２
となる（図２０（ｂ）参照）。
このように、ツイスト角φを４５度にすることで、シャドーイングの影響を受ける領域の幅を１／√２倍に縮小することができる。
すなわち、ツイスト角φをも考慮して式（２）〜式（５）を書き換えると、以下のようになる。
Ｌ＜ｈ×ｔａｎθ×｜ｓｉｎφ｜＋ｄ１ …（２′）
ΔＬ≧ｈ×ｔａｎθ×｜ｓｉｎφ｜＋ｄ１−Ｌ …（３′）
Ｗ２＋ｄ２＜ｈ×ｔａｎθ×｜ｓｉｎφ｜ …（４′）
ΔＷ≧ｈ×ｔａｎθ×｜ｓｉｎφ｜−Ｗ２−ｄ２ …（５′）
したがって、本実施形態による半導体装置の製造方法の場合、ゲート電極２０の延在方向と平行なフォトレジスト膜２２の開口部の縁部については、ゲート電極２０の端部から素子分離膜１２の中央部までの距離Ｌが、Ｌ＜（ｈ×ｔａｎθ）／√２＋ｄ１の関係となっている場合には、フォトレジスト膜２２の縁部を、素子分離膜１２の中央部からＰ型ＭＩＳＦＥＴ形成領域側に、シフト量ΔＬ（≧（ｈ×ｔａｎθ）／√２＋ｄ１−Ｌ）だけシフトする。
また、ゲート電極２０の延在する方向と垂直なフォトレジスト膜２２の開口部の縁部については、Ｗ２＋ｄ２＜（ｈ×ｔａｎθ）／√２の関係となっている場合には、フォトレジスト膜２２の縁部を、素子分離膜１２の中央部からＰ型ＭＩＳＦＥＴ形成領域側に、シフト量ΔＷ（≧（ｈ×ｔａｎθ）／√２−Ｗ２−ｄ２）だけシフトする。
このように、本実施形態によれば、ポケット領域を形成するためのイオン注入の際に、平面的に見てゲート電極に対して４５度の角度を成す４方向から斜めイオン注入を行うので、平面的に見てゲート電極に対して平行及び垂直を成す４方向から斜めイオン注入を行う場合と比較して、シャドーイングの生じる幅を１／√２に縮小することができる。これにより、より微細な素子においても、シャドーイングによるＭＩＳＦＥＴの特性変動を防止することができる。
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記第１乃至第３実施形態では、フォトレジスト膜２２，２８を形成する際に用いるレチクル上のパターンを変更することにより、フォトレジスト膜２２，２８の開口部の縁部をシフトしているが、レチクル上のパターンをそのままで露光条件を制御することによってフォトレジスト膜２２，２８の縁部をシフトするようにしてもよい。
フォトレジスト膜２２，２８は、フォトリソグラフィにより形成するが、例えば露光量などのリソグラフィの条件を変更することにより、開口部の縁部を移動させることができる。例えば、ポジ型レジストの場合、規定の露光量よりも露光量を増加することにより、開口部のサイズを大きくすることができる。したがって、このサイズシフト量が上記のΔＬ，ΔＷの条件を満たすように露光条件を設定することにより、本発明を適用することができる。
ただし、露光量によりサイズシフトを行う場合、フォトレジスト膜２２，２８の縁部毎にシフト量を規定することができない。ゲート電極２０の延在する方向と平行なフォトレジスト膜２２の開口部の縁部と、ゲート電極２０の延在する方向と垂直なフォトレジスト膜２２の開口部の縁部との双方について、シャドーイングによるＭＩＳＦＥＴの特性変動を防止するためには、シフト量ΔＬ及びシフト量ΔＷのうち大きい方のシフト量が得られるように、露光条件を設定する。例えば、第１実施形態のように、シフト量ΔＬが１３ｎｍであり、シフト量ΔＷが２３ｎｍの場合には、シフト量が２３ｎｍ以上になるように、フォトレジスト膜２２，２８の露光条件を設定すればよい。
露光量と現像後のレジスト幅には概ね単純比例の関係があるため、任意のシフト量に対して露光条件の変更で対応することが可能である。
また、上記実施形態では、ゲート電極２０の延在する方向と平行なフォトレジスト膜２２の開口部の縁部と、ゲート電極２０の延在する方向と垂直なフォトレジスト膜２２の開口部の縁部との双方に対してシフトを施す方法を示したが、距離Ｌや幅Ｗ１，Ｗ２が十分に大きく、活性領域へのポケット注入が遮蔽されない場合については、ゲート電極２０の延在する方向と平行なフォトレジスト膜２２の開口部の縁部及びゲート電極２０の延在する方向と垂直なフォトレジスト膜２２の開口部の縁部のいずれか一方のみに対してシフトを施すようにしてもよい。また、同一の半導体基板上に形成される素子はそのレイアウトによって距離Ｌや幅Ｗ１，Ｗ２が異なるため、シャドーイングの影響が問題となる素子に対してのみシフトを施すようにしてもよい。
また、上記第１及び第２実施形態では、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴの双方にポケット領域を設けたが、いずれか一方のＭＩＳＦＥＴのみにポケット領域を設けるようにしてもよい。
また、上記第２実施形態では、エクステンション領域となる不純物拡散領域２６，３２を側壁絶縁膜５０に対して自己整合で形成したが、不純物拡散領域２６，３２のいずれか一方のみを側壁絶縁膜５０に対して自己整合で形成してもよい。
以上詳述したように、本発明の特徴をまとめると以下の通りとなる。
（付記１） 第１の領域と、前記第１の領域に隣接する第２の領域とを有する半導体基板の、前記第１の領域と前記第２の領域との境界部に、前記第１の領域に第１の活性領域を画定し、前記第２の領域に第２の活性領域を画定する素子分離膜を形成する工程と、
第１の活性領域上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極が形成された前記半導体基板上に、前記第２の領域を覆い、前記第１の活性領域を露出する開口部を有し、前記境界部における前記開口部の縁部が前記素子分離膜の中心よりも前記第２の活性領域側に位置する第１のフォトレジスト膜を形成する工程と、
前記第１のフォトレジスト膜及び前記ゲート電極をマスクとして、前記半導体基板の法線方向に対して傾斜した方向からイオン注入を行い、前記ゲート電極の両側の前記半導体基板内に一対のポケット領域を形成する工程と
を有する半導体装置の製造方法。
（付記２） 付記１記載の半導体装置の製造方法において、
前記開口部の前記縁部が、前記ゲート電極の延在方向と平行の場合において、
前記ゲート電極の延在方向と平行な前記開口部の前記縁部について、
前記ゲート電極の端部から前記素子分離膜の前記中心までの距離をＬ、前記第１のフォトレジスト膜の膜厚をｈ、前記半導体基板の法線方向に対する注入イオンのチルト角をθ、
前記ゲート電極の延在方向に対する注入イオンのツイスト角をφ、前記フォトレジスト膜によるシャドーイングの影響を受けずにイオン注入される領域の前記ゲート電極端部からの幅であって、前記第１のフォトレジスト膜を形成しないで前記ポケット領域形成のためのイオン注入を行った場合と同等のＭＩＳＦＥＴの閾値電圧ロールオフ特性が得られる最小の幅をｄ１として、
Ｌ＜ｈ×ｔａｎθ×｜ｓｉｎφ｜＋ｄ１
の関係を有するときには、前記開口部の前記縁部の前記中心から前記第２の活性領域側へのシフト量をΔＬとして、
ΔＬ≧ｈ×ｔａｎθ×｜ｓｉｎφ｜＋ｄ１−Ｌ
の関係となるように、前記第１のフォトレジスト膜の前記開口部を形成する
ことを特徴とする半導体装置の製造方法。
（付記３） 付記２記載の半導体装置の製造方法において、
前記第１の活性領域から前記素子分離膜の前記中心までの距離をＷ１として、
ΔＬ≦Ｗ１
の関係となるように、前記第１のフォトレジスト膜の前記開口部を形成する
ことを特徴とする半導体装置の製造方法。
（付記４） 付記１記載の半導体装置の製造方法において、
前記開口部の前記縁部が、前記ゲート電極の延在方向と垂直の場合において、
前記第１の活性領域から前記素子分離膜の前記中心までの距離をＷ２、前記第１のフォトレジスト膜の膜厚をｈ、前記半導体基板の法線方向に対する注入イオンのチルト角をθ、前記ゲート電極の延在方向に対する注入イオンのツイスト角をφ、前記フォトレスト膜によるシャドーイングによってイオン注入されない活性領域の幅であって、前記第１のフォトレジスト膜を形成しないでイオン注入を行った場合と同等のＭＩＳＦＥＴの閾値電圧ロールオフ特性が得られる最大の幅をｄ２として、
Ｗ２＋ｄ２＜ｈ×ｔａｎθ×｜ｓｉｎφ｜
の関係を有するときには、前記開口部の前記縁部の前記中心から前記第２の活性領域側へのシフト量をΔＷとして、
ΔＷ≧ｈ×ｔａｎθ×｜ｓｉｎφ｜−Ｗ２−ｄ２
の関係となるように、前記第１のフォトレジスト膜の前記開口部を形成する
ことを特徴とする半導体装置の製造方法。
（付記５） 付記４記載の半導体装置の製造方法において、
前記第１の活性領域から前記素子分離膜の前記中心までの距離をＷ２として、
ΔＷ≦Ｗ２
の関係となるように、前記第１のフォトレジスト膜の前記開口部を形成する
ことを特徴とする半導体装置の製造方法。
（付記６） 付記１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後に、前記ゲート電極をマスクとして、前記半導体基板の法線方向からイオン注入を行い、前記ゲート電極の両側の前記半導体基板内に、ソース／ドレイン領域のエクステンション領域となる一対の不純物拡散領域を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
（付記７） 付記６記載の半導体装置の製造方法において、
前記不純物拡散領域を形成する工程では、前記第１のフォトレジスト膜及び前記ゲート電極をマスクとしてイオン注入を行う
ことを特徴とする半導体装置の製造方法。
（付記８） 付記７記載の半導体装置の製造方法において、
前記ポケット領域を形成する工程と前記不純物拡散領域を形成する工程との間に、前記第２の領域を覆い、前記第１の活性領域を露出する開口部を有する第２のフォトレジスト膜を形成する工程を更に有し、
前記不純物拡散領域を形成する工程では、前記第２のフォトレジスト膜及び前記ゲート電極をマスクとしてイオン注入を行う
ことを特徴とする半導体装置の製造方法。
（付記９） 付記８記載の半導体装置の製造方法において、
前記ポケット領域を形成する工程と前記第２のフォトレジスト膜とを形成する工程との間に、前記ゲート電極の側壁部分に側壁絶縁膜を形成する工程を更に有し、
前記不純物拡散領域を形成する工程では、前記第２のフォトレジスト膜、前記ゲート電極及び前記側壁絶縁膜をマスクとしてイオン注入を行う
ことを特徴とする半導体装置の製造方法。
（付記１０） 付記１乃至９のいずれか１項に記載の半導体装置の製造方法において、
前記ポケット領域を形成する工程では、前記ゲート電極の延在方向に対する注入イオンのツイスト角を０度、１８０度、±９０度として、４方向からそれぞれイオン注入を行う
ことを特徴とする半導体装置の製造方法
（付記１１） 付記１乃至９のいずれか１項に記載の半導体装置の製造方法において、
前記ポケット領域を形成する工程では、前記ゲート電極の延在方向に対する注入イオンのツイスト角を±４５度、±１３５度として、４方向からそれぞれイオン注入を行う
ことを特徴とする半導体装置の製造方法
（付記１２） 付記１乃至１１のいずれか１項に記載の半導体装置の製造方法において、
前記第１のフォトレジスト膜を形成する工程では、前記第１のフォトレジスト膜を形成する際に用いるレチクル上のパターンを変更することにより、前記開口部の縁部を、前記素子分離膜の前記中心よりも前記第２の活性領域側にシフトする
ことを特徴とする半導体装置の製造方法。
（付記１３） 付記１乃至１２のいずれか１項に記載の半導体装置の製造方法において、
前記第１のフォトレジスト膜を形成する工程では、前記第１のフォトレジスト膜を形成する際の露光条件を変更することにより、前記開口部の縁部を、前記素子分離膜の前記中心よりも前記第２の活性領域側にシフトする
ことを特徴とする半導体装置の製造方法。
（付記１４） 付記１乃至１３のいずれか１項に記載の半導体装置の製造方法において、
前記第１の領域は、第１導電型のＭＩＳＦＥＴを形成するための領域であり、前記第２の領域は、前記第１の導電型と異なる第２導電型のＭＩＳＦＥＴを形成するための領域である
ことを特徴とする半導体装置の製造方法。
（付記１５） 半導体基板の第１の領域に形成され、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン領域と、前記ゲート電極下の領域の前記半導体基板と前記ソース／ドレイン領域との間に形成されたポケット領域とを有する第１のＭＩＳＦＥＴと、前記第１の領域に近接して設けられた第２の領域に形成され、前記第１のＭＩＳＦＥＴとは異なる導電型の第２のＭＩＳＦＥＴと、前記第１の領域と前記第２の領域との境界部に形成された素子分離膜とを有する半導体装置であって、
前記素子分離膜の中心よりも前記第２の領域側の前記素子分離膜に、前記ポケット領域を構成する不純物が導入された領域を有する
ことを特徴とする半導体装置。
（付記１６） 付記１５記載の半導体装置において、
前記第２のＭＩＳＦＥＴは、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン領域と、前記ゲート電極下の領域の前記半導体基板と前記ソース／ドレイン領域との間に形成されたポケット領域とを有し、
前記素子分離膜の中心近傍に、前記第１のＭＩＳＦＥＴの前記ポケット領域を構成する不純物と、前記第２のＭＩＳＦＥＴの前記ポケット領域を構成する不純物との双方が導入された領域を有する
ことを特徴とする半導体装置。
本発明の第１実施形態による半導体装置の構造を示す概略断面図である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 ゲート長方向に傾斜した方向から行うイオン注入とシャドーイングとの関係を示す概略断面図である。 ＭＩＳＦＥＴの閾値電圧ロールオフ特性の幅ｄ１依存性を示すグラフである。 ゲート長方向に傾斜した方向から行うイオン注入を行った場合におけるゲート電極、フォトレジスト膜及び注入イオンの位置関係を示す概略断面図である。 ゲート幅方向に傾斜した方向から行うイオン注入とシャドーイングとの関係を示す概略断面図である。 ゲート幅方向に傾斜した方向から行うイオン注入を行った場合における飽和電流変化量の幅ｄ２依存性を示すグラフである。 ゲート幅方向に傾斜した方向から行うイオン注入を行った場合における活性領域、フォトレジスト膜及び注入イオンの位置関係を示す概略断面図である。 シフト量ΔＬ，ΔＷが最大値の場合における半導体装置の構造を示す概略断面図である。 本発明の第２実施形態による半導体装置の構造を示す概略断面図である。 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 本発明の第１及び第２実施形態による半導体装置の製造方法におけるポケットイオン注入の方向を示す平面図である。 イオン注入のチルト角及びツイスト角を説明する図である。 本発明の第３実施形態による半導体装置の製造方法におけるポケットイオン注入の方向を示す平面図である。 本発明の第１及び第２実施形態による半導体装置の製造方法におけるシャドーイングの影響を示す断面図及び平面図である。 本発明の第３実施形態による半導体装置の製造方法におけるシャドーイングの影響を示す断面図及び平面図である。
符号の説明
１０…シリコン基板
１２…素子分離膜
１４…Ｐウェル
１６…Ｎウェル
１８…ゲート絶縁膜
２０…ゲート電極
２２，２８，３６，４０，５２，５４…フォトレジスト膜
２４，３０…ポケット領域
２６，３２，３８，４２…不純物拡散領域
３４，５０…側壁絶縁膜
４４，４６…ソース／ドレイン領域
４８…シリコン酸化膜

Claims (9)

  1. 第１の領域と、前記第１の領域に隣接する第２の領域とを有する半導体基板の、前記第１の領域と前記第２の領域との境界部に、前記第１の領域に第１導電型の第１の活性領域を画定し、前記第２の領域に前記第１導電型の逆導電型である第２導電型の第２の活性領域を画定する素子分離膜を形成する工程と、
    第１の活性領域上に、第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
    第２の活性領域上に、第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、
    前記第１ゲート電極及び前記第２ゲート電極が形成された前記半導体基板上に、前記第２の活性領域の全領域と前記素子分離領域の一部の領域を覆い、前記第１の活性領域を露出する開口部を有し、前記境界部における前記開口部の縁部が前記素子分離膜の中心よりも前記第２の活性領域側に位置する第１のフォトレジスト膜を形成する工程と、
    前記第１のフォトレジスト膜及び前記第１ゲート電極をマスクとして、前記半導体基板の法線方向に対して傾斜した方向から前記第１の活性領域に対してイオン注入を行い、前記第１ゲート電極の両側の前記半導体基板内に一対のポケット領域を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記開口部の前記縁部が、前記第１ゲート電極の延在方向と平行の場合において、
    前記第１ゲート電極の延在方向と平行な前記開口部の前記縁部について、
    前記第１ゲート電極の端部から前記素子分離膜の前記中心までの距離をＬ、前記第１のフォトレジスト膜の膜厚をｈ、前記半導体基板の法線方向に対する注入イオンのチルト角をθ、
    前記第１ゲート電極の延在方向に対する注入イオンのツイスト角をφ、前記フォトレジスト膜によるシャドーイングの影響を受けずにイオン注入される領域の前記第１ゲート電極端部からの幅であって、前記第１のフォトレジスト膜を形成しないでイオン注入を行った場合と同等のＭＩＳＦＥＴの閾値電圧ロールオフ特性が得られる最小の幅をｄ１として、
    Ｌ＜ｈ×ｔａｎθ×｜ｓｉｎφ｜＋ｄ１
    の関係を有するときには、前記開口部の前記縁部の前記中心から前記第２の活性領域側へのシフト量をΔＬとして、
    ΔＬ≧ｈ×ｔａｎθ×｜ｓｉｎφ｜＋ｄ１−Ｌ
    の関係となるように、前記第１のフォトレジスト膜の前記開口部を形成する
    ことを特徴とする半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記開口部の前記縁部が、前記第１ゲート電極の延在方向と垂直の場合において、
    前記第１の活性領域から前記素子分離膜の前記中心までの距離をＷ２、前記第１のフォトレジスト膜の膜厚をｈ、前記半導体基板の法線方向に対する注入イオンのチルト角をθ、前記第１ゲート電極の延在方向に対する注入イオンのツイスト角をφ、前記フォトレスト膜によるシャドーイングによってイオン注入されない活性領域の幅であって、前記第１のフォトレジスト膜を形成しないでイオン注入を行った場合と同等のＭＩＳＦＥＴの飽和電流特性が得られる最大の幅をｄ２として、
    Ｗ２＋ｄ２＜ｈ×ｔａｎθ×｜ｓｉｎφ｜
    の関係を有するときには、前記開口部の前記縁部の前記中心から前記第２の活性領域側へのシフト量をΔＷとして、
    ΔＷ≧ｈ×ｔａｎθ×｜ｓｉｎφ｜−Ｗ２−ｄ２
    の関係となるように、前記第１のフォトレジスト膜の前記開口部を形成する
    ことを特徴とする半導体装置の製造方法。
  4. 請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
    前記第１ゲート電極を形成する工程の後に、前記第１ゲート電極をマスクとして、前記半導体基板の法線方向からイオン注入を行い、前記第１ゲート電極の両側の前記半導体基板内に、ソース／ドレイン領域のエクステンション領域となる一対の不純物拡散領域を形成する工程を更に有する
    ことを特徴とする半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、
    前記不純物拡散領域を形成する工程では、前記第１のフォトレジスト膜及び前記第１ゲート電極をマスクとしてイオン注入を行う
    ことを特徴とする半導体装置の製造方法。
  6. 請求項４記載の半導体装置の製造方法において、
    前記ポケット領域を形成する工程と前記不純物拡散領域を形成する工程との間に、前記第２の領域を覆い、前記第１の活性領域を露出する開口部を有する第２のフォトレジスト膜を形成する工程を更に有し、
    前記不純物拡散領域を形成する工程では、前記第２のフォトレジスト膜及び前記第１ゲート電極をマスクとしてイオン注入を行う
    ことを特徴とする半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記ポケット領域を形成する工程と前記第２のフォトレジスト膜とを形成する工程との間に、前記第１ゲート電極の側壁部分に側壁絶縁膜を形成する工程を更に有し、
    前記不純物拡散領域を形成する工程では、前記第２のフォトレジスト膜、前記第１ゲート電極及び前記側壁絶縁膜をマスクとしてイオン注入を行う
    ことを特徴とする半導体装置の製造方法。
  8. 請求項１乃至７のいずれか１項に記載の半導体装置の製造方法において、
    前記第１のフォトレジスト膜を形成する工程では、前記第１のフォトレジスト膜を形成する際に用いるレチクル上のパターンを変更することにより、前記開口部の縁部を、前記素子分離膜の前記中心よりも前記第２の活性領域側にシフトする
    ことを特徴とする半導体装置の製造方法。
  9. 請求項１乃至８のいずれか１項に記載の半導体装置の製造方法において、
    前記第１のフォトレジスト膜を形成する工程では、前記第１のフォトレジスト膜を形成する際の露光条件を変更することにより、前記開口部の縁部を、前記素子分離膜の前記中心よりも前記第２の活性領域側にシフトする
    ことを特徴とする半導体装置の製造方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009218580A (ja) * 2008-03-06 2009-09-24 Toshiba Corp ２方向ハロ注入
JP5808907B2 (ja) * 2010-11-26 2015-11-10 ラピスセミコンダクタ株式会社 半導体装置の製造方法
US9177802B2 (en) * 2012-12-31 2015-11-03 Texas Instruments Incorporated High tilt angle plus twist drain extension implant for CHC lifetime improvement
CN105470259B (zh) * 2014-09-12 2018-12-11 上海华虹宏力半导体制造有限公司 嵌入式闪存的结构及嵌入式闪存的制造方法
JP2015188103A (ja) * 2015-06-03 2015-10-29 ラピスセミコンダクタ株式会社 半導体装置の製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5171700A (en) * 1991-04-01 1992-12-15 Sgs-Thomson Microelectronics, Inc. Field effect transistor structure and method
JP3235277B2 (ja) * 1993-06-07 2001-12-04 ソニー株式会社 トランジスタの製造方法
JPH07297397A (ja) * 1994-04-23 1995-11-10 Nec Corp 半導体装置の製造方法
US5614432A (en) * 1994-04-23 1997-03-25 Nec Corporation Method for manufacturing LDD type MIS device
JP3417092B2 (ja) 1994-10-31 2003-06-16 ソニー株式会社 半導体装置の製造方法
JPH08288504A (ja) * 1995-04-14 1996-11-01 Sony Corp 半導体装置の製造方法
JPH10107160A (ja) 1995-12-27 1998-04-24 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JPH09289315A (ja) * 1996-04-22 1997-11-04 Sony Corp 半導体装置の製造方法
US5981148A (en) * 1997-07-17 1999-11-09 International Business Machines Corporation Method for forming sidewall spacers using frequency doubling hybrid resist and device formed thereby
JP2000068509A (ja) * 1998-08-26 2000-03-03 Sony Corp 半導体装置の製造方法
JP2000150870A (ja) * 1998-11-10 2000-05-30 Sony Corp 半導体装置およびその製造方法
JP2003188269A (ja) * 2001-12-14 2003-07-04 Mitsubishi Electric Corp トランジスタの製造方法
JP2003209121A (ja) * 2002-01-16 2003-07-25 Mitsubishi Electric Corp 半導体装置の製造方法
JP4236992B2 (ja) * 2002-06-24 2009-03-11 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP3730947B2 (ja) * 2002-10-08 2006-01-05 松下電器産業株式会社 半導体装置の製造方法
JP2004253446A (ja) * 2003-02-18 2004-09-09 Nec Electronics Corp 半導体装置の製造方法
KR20050104962A (ko) * 2004-04-30 2005-11-03 매그나칩 반도체 유한회사 반도체 소자 제조방법
JP2006147768A (ja) * 2004-11-18 2006-06-08 Toshiba Corp 半導体装置およびその製造方法
JP2006173438A (ja) * 2004-12-17 2006-06-29 Yamaha Corp Ｍｏｓ型半導体装置の製法
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