KR100583143B1 - 게이트스페이서를 구비한 반도체 소자의 제조 방법 - Google Patents

게이트스페이서를 구비한 반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR100583143B1
KR100583143B1 KR1020040087467A KR20040087467A KR100583143B1 KR 100583143 B1 KR100583143 B1 KR 100583143B1 KR 1020040087467 A KR1020040087467 A KR 1020040087467A KR 20040087467 A KR20040087467 A KR 20040087467A KR 100583143 B1 KR100583143 B1 KR 100583143B1
Authority
KR
South Korea
Prior art keywords
spacer
gate
recipe
etching
region
Prior art date
Application number
KR1020040087467A
Other languages
English (en)
Other versions
KR20060038245A (ko
Inventor
남기원
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040087467A priority Critical patent/KR100583143B1/ko
Priority to US11/019,745 priority patent/US7265042B2/en
Priority to TW093140006A priority patent/TWI255522B/zh
Priority to CNB2004101041700A priority patent/CN100552895C/zh
Publication of KR20060038245A publication Critical patent/KR20060038245A/ko
Application granted granted Critical
Publication of KR100583143B1 publication Critical patent/KR100583143B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Drying Of Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 게이트간 간격이 좁은 D(Dense)영역과 게이트간 간격이 넓은 L(Loose)영역에서 게이트스페이서의 폭 변화를 균일하게 하여 문턱전압의 변동을 안정화시킬 수 있는 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 반도체 기판 상에 게이트를 형성하는 단계, 상기 게이트를 포함한 전면에 게이트스페이서용 절연막을 형성하는 단계, 상기 게이트스페이서의 탑지역 코너가 샤프해지도록 식각하는 제1레시피를 이용하여 상기 게이트스페이서용 절연막의 일부를 식각하는 단계, 및 상기 제1레시피와는 다른 압력 및 다른 가스 유량을 갖는 제2레시피를 이용하여 상기 반도체 기판의 표면이 드러나도록 상기 게이트스페이서용 절연막을 스페이서 식각하여 게이트스페이서를 형성하는 단계를 포함하고, 이와 같이 본 발명은 게이트스페이서 식각 공정의 레시피를 조절하여 스페이서 탑지역의 코너 형태를 샤프하게 형성시키므로써 D영역과 L영역간 스페이서폭 변화를 감소 또는 증가시켜 주변회로영역에서의 트랜지스터의 문턱전압 변화차이를 안정화시킬 수 있는 효과가 있다.
게이트스페이서, 레시피, 코너, 샤프, 스페이서폭, 주변회로영역, 문턱전압

Description

게이트스페이서를 구비한 반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE WITH GATE SPACER}
도 1a 및 도 1b는 종래기술에 따른 반도체소자의 제조 방법을 도시한 공정 단면도,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 필드산화막
23 : 게이트 24 : LDD 접합
25 : 버퍼산화막 26 : 스페이서질화막
27 : 스페이서산화막
200 : 게이트스페이서
본 발명은 반도체 제조 기술에 관한 것으로, 특히 게이트스페이서를 포함하는 반도체소자의 제조 방법에 관한 것이다.
DRAM은 셀영역과 주변회로영역으로 구분되고, 주변회로영역에 형성되는 트랜지스터는 특성 향상을 위해 LDD(Lightly Doped Drain) 구조를 갖는 소스/드레인을 채택하고 있으며, 이러한 LDD 구조의 소스/드레인을 형성하기 위해 게이트스페이서(Gate spacer)를 도입하고 있다.
도 1a 및 도 1b는 종래기술에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 게이트간 간격이 좁은 D(Dense)영역과 게이트간 간격이 넓은 L(Loose)영역이 정의된 반도체 기판(11)의 소정 영역에 소자간 분리를 위한 필드산화막(12)을 형성한 후, 반도체 기판(11) 상에 게이트(13)를 형성한다. 이때, 게이트(13)는 게이트절연막, 게이트전극 및 게이트하드마스크의 순서로 적층된 것이다.
다음으로, 저농도 불순물의 이온주입을 통해 게이트(13) 외측의 반도체 기판(11) 내에 LDD 접합(14)을 형성한다.
다음으로, 게이트(13)를 포함한 전면에 버퍼산화막(15), 스페이서질화막(16), 스페이서산화막(17)을 차례로 형성한다.
도 1b에 도시된 바와 같이, P+ 소스/드레인 또는 N+ 소스/드레인을 형성하기 위한 마스크(18)를 형성한 후, 스페이서 식각 공정을 진행하여 게이트(13)의 양측벽에 접하는 게이트스페이서(100)를 형성한다.
여기서, 게이트스페이서(100)는 버퍼산화막(15a), 스페이서질화막(16a) 및 스페이서산화막(17a)으로 구성된다.
상기한 스페이서 식각 공정은, 저압 및 낮은 가스 유량 조건으로 진행하는데, 저압 범위는 50mtorr∼100mtorr이고, 낮은 가스 유량 범위는 50sccm∼100sccm을 의미한다.
예컨대, 스페이서 식각 공정은 불소(F)를 함유하는 가스, 일예로 CF4 가스를 메인 식각가스로 사용하고 보조가스로 O2와 Ar을 첨가하여 사용하는데, 제2레시피는 CF4/O2/Ar의 총 가스 유량이 50sccm∼100sccm 범위를 유지하고, 식각이 진행되는 챔버의 압력이 50mtorr∼100mtorr 정도의 저압을 유지하는 것이다.
위와 같은 스페이서 식각 공정을 통해 형성되는 게이트스페이서(100)는 전체적으로 프로파일이 라운드(round) 형태를 갖는다.
그러나, 종래기술은 소자의 집적도가 증가함에 따라 게이트 스페이서 구조에서 스페이서 증착 물질의 스텝커버리지(Step coverage) 열악 및 식각공정 조건의 차이로 인해 게이트의 크기(size) 또는 게이트간 간격(spacing) 차이가 발생한다.
이러한 게이트의 크기 또는 게이트간 간격 차이로 인해 스페이서 식각후 스페이서의 폭이 서로 다르게 되고, 이는 특히 주변회로영역에서 문턱전압 변동을 유발하여 소자의 마진을 악화시키고 있다.
D영역 L영역
게이트 선폭(F1) 0.199 0.184
증착후 선폭(F2) 0.332 0.321
식각후 선폭(F3) 0.328 0.318
(F2-F1)/2 0.067 0.068
(F3-F1)/2 0.065 0.067
표1에서, 게이트간 간격을 기준으로 간격이 좁은(D영역)부분과 간격이 넓은 부분(L영역)에서 게이트선폭(F1)은 좁은 부분에서보다 넓은 부분에서 더 작음을 알 수 있다.
위와 같은 게이트선폭 차이를 감안하여 스페이서 산화막 증착후 선폭(F2)을 살펴보면, 간격이 좁을수록 얇게 증착됨을 알 수 있다. 즉, 좁은 부분에서 스페이서산화막 증착후 선폭(F2)이 0.332로서 최초 게이트선폭(0.199) 대비 0.133 정도 증가하고 있고, 넓은 부분에서는 스페이서산화막 증착후 선폭이 0.321로서 최초 게이트선폭 대비 0.137 정도 증가하고 있는 바, 넓은 부분에서 좁은 부분에 비해 스페이서 산화막이 더 두껍게 증착되고 있음을 알 수 있다.
아울러, 스페이서 식각후 선폭(F3)에 있어서는, 좁은 부분이 0.328이고 넓은 부분이 0.318로서, 좁은 부분에서 넓은 부분에 비해 더 많이 식각됨을 알 수 있다.
위 표1에서 살펴본 것처럼, 넓은 부분에서 좁은 부분보다 일측면 기준 20Å, 양측면 기준 40Å 더 크고, 이는 주변회로영역 트랜지스터의 문턱전압 40mV에 해당하는 크기이다. 120nm 기술에서 주변회로영역 트랜지스터의문턱전압 범위는 150mV이며, 40mV는 매우 큰 문턱전압변동을 의미한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 게이트간 간격이 좁은 D(Dense)영역과 게이트간 간격이 넓은 L(Loose)영역에서 게이트스페이서의 폭 변화를 균일하게 하여 문턱전압의 변동을 안정화시킬 수 있는 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체 기판 상에 게이트를 형성하는 단계, 상기 게이트를 포함한 전면에 게이트스페이서용 절연막을 형성하는 단계, 상기 게이트스페이서의 탑지역 코너가 샤프해지도록 식각하는 제1레시피를 이용하여 상기 게이트스페이서용 절연막의 일부를 식각하는 단계, 및 상기 제1레시피와는 다른 압력 및 다른 가스 유량을 갖는 제2레시피를 이용하여 상기 반도체 기판의 표면이 드러나도록 상기 게이트스페이서용 절연막을 스페이서 식각하여 게이트스페이서를 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 제1레시피는 상기 제2레시피에 비해 압력이 높고 총 가스 유량이 큰 것을 특징으로 하고, 상기 제1레시피는 200mtorr∼300mtorr 범위의 압력과 200sccm∼300sccm 범위의 유량 조건이며, 상기 제2레시피는 50mtorr∼100mtorr 범위의 압력과 50sccm∼100sccm 범위의 유량 조건인 것을 특징으로 한다.
또한, 본 발명의 반도체소자의 제조 방법은 반도체 기판 상에 게이트를 형성하는 단계, 상기 게이트를 포함한 전면에 버퍼산화막, 스페이서질화막 및 스페이서산화막을 차례로 형성하는 단계, 제1레시피를 적용한 스페이서식각으로 상기 스페이서산화막을 일부 식각하는 단계, 및 제2레시피를 적용한 스페이서식각으로 상기 반도체 기판의 표면이 드러날때까지 남아있는 상기 스페이서산화막과 상기 스페이서질화막 및 버퍼산화막을 한꺼번에 식각하여 탑지역이 샤프한 형태를 갖는 게이트스페이서를 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 제1레시피는 상기 제2레시피에 비해 압력이 높고 총 가스 유량이 큰 것을 특징으로 하고, 상기 제1레시피는 200mtorr∼300mtorr 범위의 압력과 200sccm∼300sccm 범위의 유량 조건이며, 상기 제2레시피는 50mtorr∼100mtorr 범위의 압력과 50sccm∼100sccm 범위의 유량 조건인 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 실시예는 스페이서 식각 공정시 공정식각조건(레시피)을 통해 스페이서 식각 초기 진행시 스페이서 탑코너의 모양을 라운드(Round)에서 샤프(Sharp)하게 형성시키므로써 게이트 크기 및 게이트 간격간 스페이서 폭 변화를 감소시키고자 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 게이트간 간격이 좁은 D(Dense)영역과 게이트간 간격이 넓은 L(Loose)영역이 정의된 반도체 기판(21)의 소정 영역에 소자간 분리를 위한 필드산화막(22)을 형성한 후, 반도체 기판(21) 상에 게이트(23)를 형성한다. 이때, 게이트(23)는 게이트절연막, 게이트전극 및 게이트하드마스크의 순서로 적층된 것이다.
예컨대, 잘 알려진 바와 같이, 게이트(23)에서 게이트절연막은 열산화공정을 통해 형성한 실리콘산화막(SiO2)이고, 게이트전극은 폴리실리콘막, 폴리실리콘막과 텅스텐실리사이드의 적층, 폴리실리콘막과 텅스텐막의 적층으로 형성하며, 게이트하드마스크는 실리콘질화막으로 형성한다.
위와 같은 게이트(23) 형성시에, D영역에서의 게이트간 간격(D1)이 L영역에서의 게이트간 간격(D2)에 비해 더 좁게 형성된다. 그리고, D영역에 형성되는 게이트(23)는 'F11'의 선폭을 갖고, L영역에 형성되는 게이트(23)는 'F12'의 선폭을 갖는다.
도 2b에 도시된 바와 같이, 저농도 불순물의 이온주입을 통해 게이트(23) 외측의 반도체 기판(21) 내에 LDD 접합(24)을 형성한다. 이때, LDD 접합(24)은 NMOSFET인 경우 비소(As) 또는 인(P)을 이온주입하여 형성한다.
다음으로, 게이트(23)를 포함한 전면에 버퍼산화막(25), 스페이서질화막(26), 스페이서산화막(27)을 차례로 형성한다.
여기서, 버퍼산화막(25)은 PETEOS(Plasam Enhanced Tetra-Ethyl-Ortho- Silicate)를 100Å∼200Å 두께로 형성하고, 스페이서질화막(26)은 실리콘질화막(Si3N4)을 100Å∼200Å 두께로 형성하며, 그리고 스페이서산화막(27)은 PETEOS를 500Å∼700Å의 두께로 형성한다.
위와 같이, 스페이서산화막(27)까지 증착한 후의 선폭을 살펴보면, D영역에서는 'F21'의 선폭을 갖고, L영역에서는 'F22'의 선폭을 갖는다. 여기서, 'F21'은 'F22'에 비해 더 크다. 하지만, 게이트의 선폭(F11, F12)에 대비하여 선폭 변화량은 'F22'가 'F21'에 비해 더 크다. 이는 D 영역에 비해 L영역에서 스페이서산화막(27)이 더 두껍게 증착되기 때문이다.
도 2c에 도시된 바와 같이, P+ 소스/드레인 또는 N+ 소스/드레인을 형성하기 위한 마스크를 형성한다. 이때, 마스크(28)는 스페이서산화막(27)을 포함한 전면에 포토레지스트를 도포하고 노광 및 현상으로 패터닝하여 형성하며, 게이트(23)가 이온주입 마스크 역할을 하므로 마스크(28)는 필드산화막(22)을 덮고 나머지 부분을 모두 오픈시키는 구조를 갖는다.
다음으로, 스페이서 식각 공정을 진행하되, 초기 식각 레시피와 메인 식각레시피가 서로 다른 조건을 이용하여 진행한다.
먼저, 초기 식각 레시피는 고압(High pressure) 및 높은 가스 유량(High gas flow rate) 조건을 갖는 제1레시피를 이용한다. 이때, 제1레시피에서 고압 범위는200mtorr∼300mtorr이고, 높은 가스 유량 범위는 200sccm∼300sccm을 의미한다.
상기 스페이서 식각 공정은 불소(F)를 함유하는 가스, 일예로 CF4 가스를 메 인식각가스로 사용하고 보조가스로 O2와 Ar을 첨가하여 사용하는데, 제1레시피는 CF4/O2/Ar의 총 가스 유량이 200sccm∼300sccm 범위를 유지하고, 식각이 진행되는 챔버의 압력이 200mtorr∼300mtorr 정도의 고압을 유지하는 것이다.
위와 같은 제1레시피를 이용하여 스페이서 식각 공정의 초기 식각 공정을 진행하면, 스페이서 탑지역(Top)의 코너(corner)를 샤프(sharp; 도 2c의 'S' 참조)한 모양으로 만들 수 있다. 즉, 스페이서산화막(27)을 식각하여 게이트스페이서 탑지역의 코너 프로파일을 샤프하게 형성한다.
제1레시피를 이용한 스페이서 식각 공정시에 식각타겟은 게이트스페이서 탑지역의 스페이서 질화막(26) 위에서 스페이서산화막(27)을 200Å∼300Å 정도의 두께로 남기는 것을 타겟으로 한다.
도 2d에 도시된 바와 같이, 제2레시피를 이용하여 스페이서 식각 공정의 메인 식각 공정을 진행한다. 여기서, 메인식각 공정은 반도체 기판(21)의 표면이 드러날때까지 식각을 진행하는 것을 의미한다.
위와 같은 메인 식각 공정을 위한 제2레시피는 남아 있는 스페이서산화막(27)과 스페이서산화막(27) 아래의 스페이서질화막(26)과 버퍼산화막(25)을 식각하여 반도체기판(21)의 표면을 노출시켜 게이트(23)의 양측벽에 접하는 게이트스페이서(200)를 형성하기 위한 것이다.
제2레시피는 제1레시피와 달리, 저압 및 낮은 가스 유량 조건으로 진행하는데, 저압 범위는 50mtorr∼100mtorr이고, 낮은 가스 유량 범위는 50sccm∼100sccm 을 의미한다.
예컨대, 제2레시피를 이용한 메인 식각 공정은 불소(F)를 함유하는 가스, 일예로 CF4 가스를 메인식각가스로 사용하고 보조가스로 O2와 Ar을 첨가하여 사용하는데, 제2레시피는 CF4/O2/Ar의 총 가스 유량이 50sccm∼100sccm 범위를 유지하고, 식각이 진행되는 챔버의 압력이 50mtorr∼100mtorr 정도의 저압을 유지하는 것이다.
위와 같이 제2레시피를 저압 및 낮은 가스 유량 조건으로 이용하는 이유는 버퍼산화막(25)까지 식각할 때 실리콘에 대한 식각선택비를 높이므로써 반도체기판(21) 표면이 과도하게 손상되는 것을 방지하기 위한 것이다.
상술한 바와 같이, 스페이서 식각 공정시 고압/높은 가스유량 조건을 갖는 제1레시피와 저압/낮은 가스유량 조건을 갖는 제2레시피를 혼합하여 진행하여, 게이트스페이서(200) 탑 지역의 코너를 종래의 라운드한 형태에서 샤프한 모양('S')으로 형성한다.
이처럼 게이트스페이서(200) 탑지역을 샤프한 모양으로 형성하므로써 게이트스페이서(200)의 전체적인 프로파일을 보다 수직하게 형성시켜 게이트 간격의 넓고 좁음에 따른 식각 영향을 최소화시키고, 웨이퍼 위치별 게이트스페이서(200)의 폭 균일도를 확보한다.
다음의 표2는 식각조건에 따른 스페이서폭을 비교한 것이다.
제1식각조건 제2식각조건
D영역 L영역 D영역 L영역
게이트선폭 0.199(F11) 0.184(F12) 0.199 0.184
증착후 선폭 0.333(F21) 0.323(F22) 0.333 0.322
식각후 선폭 0.354(F31) 0.378(F32) 0.326 0.309
(증착후 선폭-게이트선폭)/2 0.067 0.069 0.067 0.069
(식각후 선폭-게이트선폭)/2 0.078 0.097 0.064 0.062
표2에서, 제1식각조건 및 제2식각조건은 모두 전술한 바와 같이 제1레시피와 제2레시피를 혼합하여 진행한다.
표2를 살펴보면, 게이트스페이서 탑지역의 코너를 샤프하게 형성할 수 있는 제1레시피(고압/높은 가스 유량)를 갖는 스페이서 식각 공정을 진행하면, 선폭 변화량을 최소화할 수 있다.
제2식각조건에 따른 선폭 변화를 살펴보기로 한다.
먼저, 스페이서 산화막까지 증착한 후의 증착후 선폭을 비교하면, D영역에서는 증착후 선폭이 0.333으로서 게이트선폭 대비 0.134 정도 증가하였고, L영역에서는 증착후 선폭이 0.322으로서 게이트선폭 대비 0.138 정도 증가하였다. 이처럼, D영역에서 L영역에 비해 스페이서산화막이 더 얇게 증착함을 알 수 있다.
다음으로, 스페이서산화막까지 증착한 후 스페이서 식각을 진행한 후의 식각후 선폭을 비교하면, D영역에서는 식각후 선폭이 0.326로서 증착후 선폭 대비 0.007 정도 감소하였고, L영역에서는 식각후 선폭이 0.309로서 증착후 선폭 대비 0.013 정도 감소하였다.
위와 같은 식각후 선폭 비교에 있어서, L영역에서 D 영역에 비해 식각량이 2배 정도 많음을 알 수 있다.
마지막으로, 증착후 선폭에서 게이트선폭을 뺀 최종 게이트스페이서의 폭을 비교해보면, D영역에서는 0.064 정도이며, L영역에서는 0.062 정도이다. 결국, 본 발명과 같이 게이트스페이서 식각공정의 초기에 게이트스페이서 탑지역의 코너를 샤프하게 형성해주므로써 D영역과 L영역에서의 스페이서폭 변화량을 감소시킨다.
한편, 제1식각조건에서는 D영역과 L영역에서의 스페이서폭 변화량을 증가시키고 있다.
이처럼, 본 발명은 스페이서식각공정시 식각공정조건에 따라 게이트스페이서의 폭을 증가 또는 감소시킬 수 있고, 동시에 D영역과 L영역간 스페이서폭 차이 또한 조절 가능하다.
전술한 바와 같이, 본 발명은 고압 및 높은 가스유량 조건을 이용하여 게이트스페이서 식각 초기 진행시 스페이서 탑지역의 코너를 종래의 라운드 형태에서 샤프한 형태로 바꾸어 패턴간 간격에 따른 식각로딩(Etch loading)을 감소 또는 변화시키는 것이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 게이트스페이서 식각 공정의 레시피를 조절하여 스페이서 탑지역의 코너 형태를 샤프하게 형성시키므로써 D영역과 L영역간 스페이서폭 변화를 감소 또는 증가시켜 주변회로영역의 문턱전압 변화차이를 안정화시킬 수 있는 효과가 있다.

Claims (11)

  1. 삭제
  2. 반도체 기판 상에 게이트를 형성하는 단계;
    상기 게이트를 포함한 전면에 게이트스페이서용 절연막을 형성하는 단계;
    상기 게이트스페이서의 탑지역 코너가 샤프해지도록 식각하는 제1레시피를 이용하여 상기 게이트스페이서용 절연막의 일부를 식각하는 단계; 및
    상기 제1레시피와는 다른 압력 및 다른 가스 유량을 갖는 제2레시피를 이용하여 상기 반도체 기판의 표면이 드러나도록 상기 게이트스페이서용 절연막을 스페이서 식각하여 게이트스페이서를 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  3. 제2항에 있어서,
    상기 제1레시피는 상기 제2레시피에 비해 압력이 높고, 총 가스 유량이 큰 것을 특징으로 하는 반도체소자의 제조 방법.
  4. 제2항에 있어서,
    상기 제1레시피는 200mtorr∼300mtorr 범위의 압력과 200sccm∼300sccm 범위의 유량 조건이며, 상기 제2레시피는 50mtorr∼100mtorr 범위의 압력과 50sccm∼100sccm 범위의 유량 조건인 것을 특징으로 하는 반도체소자의 제조 방법.
  5. 제4항에 있어서,
    상기 제1레시피와 상기 제2레시피는,
    불소(F)를 함유하는 가스를 메인식각가스로 사용하고 보조가스로 O2와 Ar을 첨가하여 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  6. 반도체 기판 상에 게이트를 형성하는 단계;
    상기 게이트를 포함한 전면에 버퍼산화막, 스페이서질화막 및 스페이서산화막을 차례로 형성하는 단계;
    제1레시피를 적용한 스페이서식각으로 상기 스페이서산화막을 일부 식각하는 단계; 및
    제2레시피를 적용한 스페이서식각으로 상기 반도체 기판의 표면이 드러날때까지 남아있는 상기 스페이서산화막과 상기 스페이서질화막 및 버퍼산화막을 한꺼번에 식각하여 탑지역이 샤프한 형태를 갖는 게이트스페이서를 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  7. 제6항에 있어서,
    상기 제1레시피는 상기 제2레시피에 비해 압력이 높고, 총 가스 유량이 큰 것을 특징으로 하는 반도체소자의 제조 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 제1레시피는 200mtorr∼300mtorr 범위의 압력과 200sccm∼300sccm 범위의 유량 조건이며, 상기 제2레시피는 50mtorr∼100mtorr 범위의 압력과 50sccm∼100sccm 범위의 유량 조건인 것을 특징으로 하는 반도체소자의 제조 방법.
  9. 제8항에 있어서,
    상기 제1레시피와 상기 제2레시피는,
    불소(F)를 함유하는 가스를 메인식각가스로 사용하고 보조가스로 O2와 Ar을 첨가하여 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  10. 제6항에 있어서,
    상기 버퍼산화막은 100Å∼200Å 두께로 형성하고, 상기 스페이서질화막은 100Å∼200Å 두께로 형성하며, 상기 스페이서산화막은 500Å∼700Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  11. 제10항에 있어서,
    상기 제1레시피를 이용한 스페이서 식각 공정시에 식각타겟은 상기 스페이서 질화막 위에서 상기 스페이서산화막을 200Å∼300Å 두께로 남기는 것을 타겟으로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
KR1020040087467A 2004-10-29 2004-10-29 게이트스페이서를 구비한 반도체 소자의 제조 방법 KR100583143B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020040087467A KR100583143B1 (ko) 2004-10-29 2004-10-29 게이트스페이서를 구비한 반도체 소자의 제조 방법
US11/019,745 US7265042B2 (en) 2004-10-29 2004-12-20 Method for fabricating semiconductor device with gate spacer
TW093140006A TWI255522B (en) 2004-10-29 2004-12-22 Method for fabricating semiconductor device with gate spacer
CNB2004101041700A CN100552895C (zh) 2004-10-29 2004-12-30 制造具有栅间隔物的半导体装置的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040087467A KR100583143B1 (ko) 2004-10-29 2004-10-29 게이트스페이서를 구비한 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20060038245A KR20060038245A (ko) 2006-05-03
KR100583143B1 true KR100583143B1 (ko) 2006-05-23

Family

ID=36262579

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040087467A KR100583143B1 (ko) 2004-10-29 2004-10-29 게이트스페이서를 구비한 반도체 소자의 제조 방법

Country Status (4)

Country Link
US (1) US7265042B2 (ko)
KR (1) KR100583143B1 (ko)
CN (1) CN100552895C (ko)
TW (1) TWI255522B (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7820539B2 (en) * 2006-02-28 2010-10-26 Freescale Semiconductor, Inc. Method for separately optimizing spacer width for two transistor groups using a recess spacer etch (RSE) integration
US7589006B2 (en) * 2006-06-30 2009-09-15 Hynix Semiconductor Inc. Method for manufacturing semiconductor device
KR100728995B1 (ko) * 2006-08-25 2007-06-15 주식회사 하이닉스반도체 반도체 소자의 제조방법
CN101202226B (zh) * 2006-12-11 2010-05-12 上海华虹Nec电子有限公司 一种改善金属前介质pmd填充特性的集成方法
US7968949B2 (en) * 2007-01-30 2011-06-28 International Business Machines Corporation Contact forming method and related semiconductor device
US20090032880A1 (en) * 2007-08-03 2009-02-05 Applied Materials, Inc. Method and apparatus for tunable isotropic recess etching of silicon materials
US8481372B2 (en) * 2008-12-11 2013-07-09 Micron Technology, Inc. JFET device structures and methods for fabricating the same
US8304840B2 (en) * 2010-07-29 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer structures of a semiconductor device
KR102235612B1 (ko) 2015-01-29 2021-04-02 삼성전자주식회사 일-함수 금속을 갖는 반도체 소자 및 그 형성 방법
US10269814B2 (en) * 2015-11-30 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating semiconductor structure
CN109037054B (zh) * 2018-07-13 2020-11-24 上海华力集成电路制造有限公司 栅极侧墙的制造方法
US11501812B2 (en) * 2020-07-31 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices including ferroelectric memory and methods of forming the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6346725B1 (en) * 1998-05-22 2002-02-12 Winbond Electronics Corporation Contact-less array of fully self-aligned, triple polysilicon, source-side injection, nonvolatile memory cells with metal-overlaid wordlines
US6153483A (en) * 1998-11-16 2000-11-28 United Microelectronics Corp. Method for manufacturing MOS device
US6225203B1 (en) * 1999-05-03 2001-05-01 Taiwan Semiconductor Manufacturing Company PE-SiN spacer profile for C2 SAC isolation window
GB2362028B (en) * 2000-05-04 2004-10-20 Mitel Corp Method of forming spacers in CMOS devices
KR20030012106A (ko) 2001-07-30 2003-02-12 주식회사 하이닉스반도체 반도체 디바이스의 스페이서 형성 방법
US6977184B1 (en) * 2001-10-31 2005-12-20 Lam Research Corporation Method and apparatus for nitride spacer etch process implementing in situ interferometry endpoint detection and non-interferometry endpoint monitoring
US6794303B2 (en) * 2002-07-18 2004-09-21 Mosel Vitelic, Inc. Two stage etching of silicon nitride to form a nitride spacer

Also Published As

Publication number Publication date
US20060094216A1 (en) 2006-05-04
US7265042B2 (en) 2007-09-04
TWI255522B (en) 2006-05-21
CN100552895C (zh) 2009-10-21
TW200614416A (en) 2006-05-01
CN1767156A (zh) 2006-05-03
KR20060038245A (ko) 2006-05-03

Similar Documents

Publication Publication Date Title
US8105929B2 (en) Gate control and endcap improvement
KR100583143B1 (ko) 게이트스페이서를 구비한 반도체 소자의 제조 방법
KR20030018795A (ko) 스페이서 형성 방법
KR20030011186A (ko) 반도체 장치에서 게이트 전극 형성방법 및 이를 이용한불휘발성 메모리 장치에서 셀 게이트 전극 형성 방법
KR100618698B1 (ko) 반도체 소자 및 그의 제조방법
KR100906500B1 (ko) 반도체소자의 게이트 제조방법
KR20050009482A (ko) 반도체 소자의 제조방법
JPH08204184A (ja) Ｍｏｓトランジスタ及びｍｏｓトランジスタの形成方法
KR101061168B1 (ko) 반도체 소자의 게이트 형성방법
KR101044380B1 (ko) 반도체 소자의 제조방법
KR100467812B1 (ko) 반도체 소자 및 그 제조 방법
KR100321758B1 (ko) 반도체소자의제조방법
KR100792401B1 (ko) 리세스 게이트를 갖는 반도체 소자의 제조방법
KR20070001590A (ko) 반도체 소자의 리세스 게이트 형성방법
KR100743637B1 (ko) 모스펫 소자의 제조방법
KR100973091B1 (ko) Ｍｏｓ 트랜지스터 제조 방법
KR100547245B1 (ko) 반도체소자의 제조 방법
KR100398574B1 (ko) 반도체 소자의 게이트 스페이서 형성방법
KR20060128489A (ko) 리세스게이트공정을 이용한 반도체소자의 제조 방법
KR100714038B1 (ko) 반도체 소자의 트랜지스터 제조 방법
KR100580050B1 (ko) 반도체 소자의 폴리 실리콘 게이트 제조 방법
KR20080089030A (ko) 반도체 소자의 리세스 게이트 제조방법
KR20080008533A (ko) 반도체 소자의 트랜지스터 제조 방법
JPH0964343A (ja) 半導体装置の製造方法
KR20040103630A (ko) 게이트 전극 형성 방법 및 이를 이용한 모오스 트랜지스터형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120424

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee