JPH08204184A - Ｍｏｓトランジスタ及びｍｏｓトランジスタの形成方法 - Google Patents
Ｍｏｓトランジスタ及びｍｏｓトランジスタの形成方法Info
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- JPH08204184A JPH08204184A JP1147195A JP1147195A JPH08204184A JP H08204184 A JPH08204184 A JP H08204184A JP 1147195 A JP1147195 A JP 1147195A JP 1147195 A JP1147195 A JP 1147195A JP H08204184 A JPH08204184 A JP H08204184A
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- forming
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Abstract
(57)【要約】
【目的】 ゲート電極パターンの疎密によらずしきい電
圧をウエハ面内で均一に保つことができるＭＯＳトラン
ジスタ及びその形成方法を提供する。 【構成】 基板１１上にゲート絶縁膜１２を介して逆テ
ーパ形状のゲート電極１３を形成する。ゲート電極１３
をマスクにして基板１１に低濃度拡散層１４を形成する
ための不純物を導入する。ゲート電極１３の側壁にサイ
ドウォール１５を形成する。ゲート電極１３及びサイド
ウォール１５をマスクにして基板１１中に拡散層１７を
形成するための不純物を導入し、低濃度拡散層１４と拡
散層１７とからなるソース１８及びドレイン１９を形成
し、ＭＯＳトランジスタ１のゲート電極１３を逆ゲーパ
形状にする。これによって、底面におけるゲート長方向
の幅が広いサイドウォール１５を形成し、サイドウォー
ル１５の幅のばらつきに対するＶｔｈの変動を小さくす
る。
圧をウエハ面内で均一に保つことができるＭＯＳトラン
ジスタ及びその形成方法を提供する。 【構成】 基板１１上にゲート絶縁膜１２を介して逆テ
ーパ形状のゲート電極１３を形成する。ゲート電極１３
をマスクにして基板１１に低濃度拡散層１４を形成する
ための不純物を導入する。ゲート電極１３の側壁にサイ
ドウォール１５を形成する。ゲート電極１３及びサイド
ウォール１５をマスクにして基板１１中に拡散層１７を
形成するための不純物を導入し、低濃度拡散層１４と拡
散層１７とからなるソース１８及びドレイン１９を形成
し、ＭＯＳトランジスタ１のゲート電極１３を逆ゲーパ
形状にする。これによって、底面におけるゲート長方向
の幅が広いサイドウォール１５を形成し、サイドウォー
ル１５の幅のばらつきに対するＶｔｈの変動を小さくす
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置として多用
されるＭＯＳトランジスタ及びＭＯＳトランジスタの形
成方法に関する。
されるＭＯＳトランジスタ及びＭＯＳトランジスタの形
成方法に関する。
【０００２】
【従来の技術】図４（３）に示すようなＬＤＤ（Lightl
y Dopet Drein)構造のＭＯＳトランジスタ３を形成する
場合には、以下のようにしている。先ず、図４（１）に
示すように、基板３１上にゲート絶縁膜３２を介して形
成したゲート電極３３をマスクにして、当該基板３１中
に低濃度拡散層３４を形成するための不純物を低濃度で
導入する。上記ゲート電極３３は、基板３１に対して略
垂直形状を保って形成されるものである。次に、図４
（２）に示すように基板３１上方をサイドウォール形成
層３５ａで覆った後、図４（３）に示すようにサイドウ
ォール形成層３５ａをエッチバックし、ゲート電極３３
とゲート絶縁膜３２との側壁にサイドウォール３５を形
成する。次いで、図４（４）に示すように、基板３１の
露出面を酸化膜３６で覆った後、ゲート電極３３及びサ
イドウォール３５をマスクにして、基板３１中に拡散層
３７を形成するための不純物を上記低濃度拡散層３４よ
りも高濃度に導入する。そして、拡散層３７と当該拡散
層３７の形成によってサイドウォール３５の下方に残存
する低濃度拡散層３４とかなるソース３８及びドレイン
３９を形成する。
y Dopet Drein)構造のＭＯＳトランジスタ３を形成する
場合には、以下のようにしている。先ず、図４（１）に
示すように、基板３１上にゲート絶縁膜３２を介して形
成したゲート電極３３をマスクにして、当該基板３１中
に低濃度拡散層３４を形成するための不純物を低濃度で
導入する。上記ゲート電極３３は、基板３１に対して略
垂直形状を保って形成されるものである。次に、図４
（２）に示すように基板３１上方をサイドウォール形成
層３５ａで覆った後、図４（３）に示すようにサイドウ
ォール形成層３５ａをエッチバックし、ゲート電極３３
とゲート絶縁膜３２との側壁にサイドウォール３５を形
成する。次いで、図４（４）に示すように、基板３１の
露出面を酸化膜３６で覆った後、ゲート電極３３及びサ
イドウォール３５をマスクにして、基板３１中に拡散層
３７を形成するための不純物を上記低濃度拡散層３４よ
りも高濃度に導入する。そして、拡散層３７と当該拡散
層３７の形成によってサイドウォール３５の下方に残存
する低濃度拡散層３４とかなるソース３８及びドレイン
３９を形成する。
【０００３】これによって、サイドウォール３５下方に
おける基板３１の表面部分に、低濃度に不純物が拡散さ
れた低濃度拡散層３４を有するＭＯＳトランジスタ３が
形成される。
おける基板３１の表面部分に、低濃度に不純物が拡散さ
れた低濃度拡散層３４を有するＭＯＳトランジスタ３が
形成される。
【０００４】
【発明が解決しようとする課題】しかし、上記ＭＯＳト
ランジスタ及びその形成方法には以下のような課題があ
った。すなわち、基板上に成膜されるサイドウォール形
成層は、下地パターンの状態によって膜厚に差が生じ
る。例えば、同一のウエハ面内でゲート電極の配置状態
に疎密がある場合には、ゲート電極のパターンの疎密に
依存した状態でサイドウォール形成層の膜厚がウエハ面
内でばらついてしまう。このように、サイドウォール形
成層の膜厚にばらつきが生じると、このサイドウォール
形成層をエッチバックして形成されるサイドウォールの
底面部分の幅が不均一になる。このため、低濃度拡散層
のゲート長方向の幅にもばらつきが生じてしまう。
ランジスタ及びその形成方法には以下のような課題があ
った。すなわち、基板上に成膜されるサイドウォール形
成層は、下地パターンの状態によって膜厚に差が生じ
る。例えば、同一のウエハ面内でゲート電極の配置状態
に疎密がある場合には、ゲート電極のパターンの疎密に
依存した状態でサイドウォール形成層の膜厚がウエハ面
内でばらついてしまう。このように、サイドウォール形
成層の膜厚にばらつきが生じると、このサイドウォール
形成層をエッチバックして形成されるサイドウォールの
底面部分の幅が不均一になる。このため、低濃度拡散層
のゲート長方向の幅にもばらつきが生じてしまう。
【０００５】近年、半導体装置の高集積化と高機能化に
伴い、上記ＭＯＳトランジスタの微細化が進んでいる。
このように微細化が進んだＭＯＳトランジスタでは、低
濃度拡散層の濃度プロファイルがしきい電圧の値に影響
を及ぼすようになる。このため、上記のように低濃度拡
散層のゲート長方向の幅がばらつくと、ウエハ面内のＭ
ＯＳトランジスタ間でしきい電圧を均一に保つことが困
難になる。
伴い、上記ＭＯＳトランジスタの微細化が進んでいる。
このように微細化が進んだＭＯＳトランジスタでは、低
濃度拡散層の濃度プロファイルがしきい電圧の値に影響
を及ぼすようになる。このため、上記のように低濃度拡
散層のゲート長方向の幅がばらつくと、ウエハ面内のＭ
ＯＳトランジスタ間でしきい電圧を均一に保つことが困
難になる。
【０００６】そこで本発明は、微細化が進んだＭＯＳト
ランジスタを形成するにあたり、ゲート電極パターンの
疎密によらずウエハ面内でしきい電圧を均一に保つこと
ができるＭＯＳトランジスタ及びその形成方法を提供す
ることを目的とする。
ランジスタを形成するにあたり、ゲート電極パターンの
疎密によらずウエハ面内でしきい電圧を均一に保つこと
ができるＭＯＳトランジスタ及びその形成方法を提供す
ることを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めの本発明のＭＯＳトランジスタは、ゲート電極側壁に
配置されるサイドウォール下方における基板の表面部分
に、ソース及びドレインを構成する低濃度拡散層を有す
るＭＯＳトランジスタにおいて、上記ゲート電極を逆テ
ーパ形状にしたものである。
めの本発明のＭＯＳトランジスタは、ゲート電極側壁に
配置されるサイドウォール下方における基板の表面部分
に、ソース及びドレインを構成する低濃度拡散層を有す
るＭＯＳトランジスタにおいて、上記ゲート電極を逆テ
ーパ形状にしたものである。
【０００８】また、本発明のＭＯＳトランジスタの形成
方法は、以下のようである。先ず第１工程では、基板上
にゲート絶縁膜を介して逆テーパ形状のゲート電極を形
成する。次いで、このゲート電極をマスクにして基板中
に低濃度拡散層を形成するための不純物を導入する。第
２工程では、ゲート電極の側壁にサイドウォールを形成
する。第３工程では、ゲート電極及びサイドウォールを
マスクにして基板中に拡散層を形成するための不純物を
導入し、低濃度拡散層と拡散層とからなるソース及びド
レインを形成する。
方法は、以下のようである。先ず第１工程では、基板上
にゲート絶縁膜を介して逆テーパ形状のゲート電極を形
成する。次いで、このゲート電極をマスクにして基板中
に低濃度拡散層を形成するための不純物を導入する。第
２工程では、ゲート電極の側壁にサイドウォールを形成
する。第３工程では、ゲート電極及びサイドウォールを
マスクにして基板中に拡散層を形成するための不純物を
導入し、低濃度拡散層と拡散層とからなるソース及びド
レインを形成する。
【０００９】
【作用】上記ＭＯＳトランジスタは、ゲート電極が逆テ
ーパ形状である。このことから、ゲート電極が垂直形状
であるＭＯＳトランジスタと比較して、ゲート電極の側
壁に形成されるサイドウォールは、底面におけるゲート
長方向の幅（以下、サイドウォール幅と記す）が広い。
このため、サイドウォール下方の基板の表面側に配置さ
れる低濃度拡散層もゲート長方向の幅が広いものにな
る。また、図２には、サイドウォール幅としきい電圧
（以下、Ｖｔｈと記す）との関係を示す。このグラフに
示されるように、サイドウォール幅が広く低濃度拡散層
の幅が広いＭＯＳトランジスタでは、サイドウォール幅
の変動に対するＶｔｈ変動が小さくなることが分かる。
以上から、ゲート電極が垂直形状であるＭＯＳトランジ
スタと比較して、サイドウォール幅のばらつきに対する
Ｖｔｈ変動が小さくなる。
ーパ形状である。このことから、ゲート電極が垂直形状
であるＭＯＳトランジスタと比較して、ゲート電極の側
壁に形成されるサイドウォールは、底面におけるゲート
長方向の幅（以下、サイドウォール幅と記す）が広い。
このため、サイドウォール下方の基板の表面側に配置さ
れる低濃度拡散層もゲート長方向の幅が広いものにな
る。また、図２には、サイドウォール幅としきい電圧
（以下、Ｖｔｈと記す）との関係を示す。このグラフに
示されるように、サイドウォール幅が広く低濃度拡散層
の幅が広いＭＯＳトランジスタでは、サイドウォール幅
の変動に対するＶｔｈ変動が小さくなることが分かる。
以上から、ゲート電極が垂直形状であるＭＯＳトランジ
スタと比較して、サイドウォール幅のばらつきに対する
Ｖｔｈ変動が小さくなる。
【００１０】また、上記ＭＯＳトランジスタの形成方法
では、逆テーパ状に形成したゲート電極の側壁にサイド
ウォールを形成する。このため、ゲート電極が垂直形状
である場合と比較して、底面におけるゲート長方向の幅
（サイドウォール幅）が広いサイドウォールが形成され
る。このため、第３工程で拡散層を形成した後にサイド
ウォール下に残存する低濃度拡散層も、上記サイドウォ
ール幅が広くなった分だけゲート長方向に拡大されたも
のになる。
では、逆テーパ状に形成したゲート電極の側壁にサイド
ウォールを形成する。このため、ゲート電極が垂直形状
である場合と比較して、底面におけるゲート長方向の幅
（サイドウォール幅）が広いサイドウォールが形成され
る。このため、第３工程で拡散層を形成した後にサイド
ウォール下に残存する低濃度拡散層も、上記サイドウォ
ール幅が広くなった分だけゲート長方向に拡大されたも
のになる。
【００１１】
【実施例】以下、本発明のＭＯＳトランジスタの形成方
法の実施例を、図１の工程図に基づいて説明する。先
ず、図１（１）に示す第１工程では、基板１１上にゲー
ト絶縁膜１２を介して逆テーパ形状のゲート電極１３を
形成する。このゲート電極１３は、ゲート絶縁膜１２と
接する部分のゲート長がＬ＝０．４μｍであることとす
る。
法の実施例を、図１の工程図に基づいて説明する。先
ず、図１（１）に示す第１工程では、基板１１上にゲー
ト絶縁膜１２を介して逆テーパ形状のゲート電極１３を
形成する。このゲート電極１３は、ゲート絶縁膜１２と
接する部分のゲート長がＬ＝０．４μｍであることとす
る。
【００１２】上記ゲート電極１３は、例えば以下のよう
にして形成する。先ず、シリコンからなる基板１１上
に、ゲート絶縁膜１２となる酸化シリコン膜を成膜す
る。そして、ゲート絶縁膜１２上に、膜厚１００ｎｍの
ポリシリコン膜１３ａを成膜し、当該ポリシリコン膜１
３ａ上に膜厚１００ｎｍのタングステンシリサイド（Ｗ
Ｓｉ）膜１３ｂを成膜する。
にして形成する。先ず、シリコンからなる基板１１上
に、ゲート絶縁膜１２となる酸化シリコン膜を成膜す
る。そして、ゲート絶縁膜１２上に、膜厚１００ｎｍの
ポリシリコン膜１３ａを成膜し、当該ポリシリコン膜１
３ａ上に膜厚１００ｎｍのタングステンシリサイド（Ｗ
Ｓｉ）膜１３ｂを成膜する。
【００１３】その後、ＷＳｉ膜１３ｂ上にここでは図示
しないレジストパターンを形成する。このレジストパタ
ーンは、ゲート長方向の幅がゲート長Ｌよりも広く形成
されたものであり、ここでは０．４２μｍ程度とする。
しないレジストパターンを形成する。このレジストパタ
ーンは、ゲート長方向の幅がゲート長Ｌよりも広く形成
されたものであり、ここでは０．４２μｍ程度とする。
【００１４】次に、上記レジストパターンをマスクにし
て、上記ＷＳｉ膜１３ｂ及びポリシリコン膜１３ａをド
ライエッチングする。エッチングガスとしては、塩素ガ
ス（Ｃｌ2 ），酸素ガス（Ｏ2 ）を用いることとし、例
えば以下のような条件でエッチングを行う。先ず、ガス
流量：Ｃｌ2 ／Ｏ2 ＝７５／８ｓｃｃｍ，ＲＦパワー：
８０Ｗにエッチング条件を設定し、ＷＳｉ膜１３ｂの表
面層の自然酸化膜を除去する。次いで、ガス流量：Ｃｌ
2 ／Ｏ2 ＝７５／８ｓｃｃｍ，ＲＦパワー：５０Ｗにエ
ッチング条件を設定してＷＳｉ膜１３ｂをエッチングす
る。このようにＲＦパワーを落としてエッチングを行う
ことによって、エッチングに等方性をもたせてＷＳｉ膜
１３ｂを逆テーパ形状にエッチングする。その後、ガス
流量：Ｃｌ2 ／Ｏ2 ＝７５／２ｓｃｃｍ，ＲＦパワー：
３０Ｗにエッチング条件を設定してポリシリコン膜１３
ａをエチングする。このようにＯ 2 の流量を落としてエ
ッチングを行うことによって、エッチング側壁への側壁
保護膜の形成を防止してポリシリコン膜１３ａを逆テー
パ形状にエッチングする。
て、上記ＷＳｉ膜１３ｂ及びポリシリコン膜１３ａをド
ライエッチングする。エッチングガスとしては、塩素ガ
ス（Ｃｌ2 ），酸素ガス（Ｏ2 ）を用いることとし、例
えば以下のような条件でエッチングを行う。先ず、ガス
流量：Ｃｌ2 ／Ｏ2 ＝７５／８ｓｃｃｍ，ＲＦパワー：
８０Ｗにエッチング条件を設定し、ＷＳｉ膜１３ｂの表
面層の自然酸化膜を除去する。次いで、ガス流量：Ｃｌ
2 ／Ｏ2 ＝７５／８ｓｃｃｍ，ＲＦパワー：５０Ｗにエ
ッチング条件を設定してＷＳｉ膜１３ｂをエッチングす
る。このようにＲＦパワーを落としてエッチングを行う
ことによって、エッチングに等方性をもたせてＷＳｉ膜
１３ｂを逆テーパ形状にエッチングする。その後、ガス
流量：Ｃｌ2 ／Ｏ2 ＝７５／２ｓｃｃｍ，ＲＦパワー：
３０Ｗにエッチング条件を設定してポリシリコン膜１３
ａをエチングする。このようにＯ 2 の流量を落としてエ
ッチングを行うことによって、エッチング側壁への側壁
保護膜の形成を防止してポリシリコン膜１３ａを逆テー
パ形状にエッチングする。
【００１５】上記のようにして、ＷＳｉ膜１３ｂとポリ
シリコン膜１３ａとのポリサイド構造からなるゲート電
極１３を、逆テーパ形状で基板１１上に形成する。
シリコン膜１３ａとのポリサイド構造からなるゲート電
極１３を、逆テーパ形状で基板１１上に形成する。
【００１６】次に、例えば上記ゲート電極１３をマスク
にしたイオン注入によって、基板１１中に低濃度拡散層
１４を形成するための不純物を導入する。
にしたイオン注入によって、基板１１中に低濃度拡散層
１４を形成するための不純物を導入する。
【００１７】その後、図１（２）−ａに示す第２工程の
その１では、ＣＶＤ法によってゲート電極１３及びゲー
ト絶縁膜１２を覆う状態でサイドウォール形成層１５ａ
を成膜する。ここのサイドウォール形成層１５ａは、例
えば窒化シリコン膜または酸化シリコン膜などの絶縁性
材料で形成することとする。
その１では、ＣＶＤ法によってゲート電極１３及びゲー
ト絶縁膜１２を覆う状態でサイドウォール形成層１５ａ
を成膜する。ここのサイドウォール形成層１５ａは、例
えば窒化シリコン膜または酸化シリコン膜などの絶縁性
材料で形成することとする。
【００１８】また、図２には、各ゲート電極パターンに
おけるサイドウォール形成層１５ａの膜厚とサイドウォ
ールのゲート長方向の幅（以下、サイドウォール幅と記
す）との関係を示す。ここで示すように、サイドウォー
ル形成層（１５ａ）が厚膜化すると、サイドウォール幅
が広く形成されることがわかる。また、ゲート電極の配
置状態が疎である程、サイドウォール幅が広く形成され
る。そこで、上記サイドウォール形成層１５ａの膜厚
は、当該サイドウォール形成層の厚膜化によって生じる
サイドウォール幅のばらつきが許容される範囲内で厚膜
化すこととする。ここでは、従来の２００ｎｍに対して
例えば２５０ｎｍ程度の膜厚にする。
おけるサイドウォール形成層１５ａの膜厚とサイドウォ
ールのゲート長方向の幅（以下、サイドウォール幅と記
す）との関係を示す。ここで示すように、サイドウォー
ル形成層（１５ａ）が厚膜化すると、サイドウォール幅
が広く形成されることがわかる。また、ゲート電極の配
置状態が疎である程、サイドウォール幅が広く形成され
る。そこで、上記サイドウォール形成層１５ａの膜厚
は、当該サイドウォール形成層の厚膜化によって生じる
サイドウォール幅のばらつきが許容される範囲内で厚膜
化すこととする。ここでは、従来の２００ｎｍに対して
例えば２５０ｎｍ程度の膜厚にする。
【００１９】尚、プロセスの適合性を考慮して、例えば
ＴＥＯＳガスを用いたＬＰ（Low Pressure）−ＣＶＤ法
で成膜した酸化シリコン、またはＬＰ−ＣＶＤ法で成膜
した窒化シリコンで上記サイドウォール形成層１５ａを
成膜できる場合には、上記方法によってサイドウォール
形成層１５ａを成膜する。これによって、ゲート電極１
３の配置状態の疎密に影響されずに、基板１１上により
均一な膜厚の当該サイドウォール形成層１５ａが得られ
るようにする。
ＴＥＯＳガスを用いたＬＰ（Low Pressure）−ＣＶＤ法
で成膜した酸化シリコン、またはＬＰ−ＣＶＤ法で成膜
した窒化シリコンで上記サイドウォール形成層１５ａを
成膜できる場合には、上記方法によってサイドウォール
形成層１５ａを成膜する。これによって、ゲート電極１
３の配置状態の疎密に影響されずに、基板１１上により
均一な膜厚の当該サイドウォール形成層１５ａが得られ
るようにする。
【００２０】次に、図１（２）−ｂに示す第２工程のそ
の２では、基板１１の表面とゲート電極１３の表面とが
露出するまで上記サイドウォール形成層１５ａをエッチ
バックし、これによってゲート電極１３の側壁にサイド
ウォール１５を形成する。このエッチバックで形成され
たサイドウォール１５は、垂直成分が強調された形状に
なる。そして、底面におけるサイドウォール幅がＸ＝
０．１７μｍ程度で形成される。
の２では、基板１１の表面とゲート電極１３の表面とが
露出するまで上記サイドウォール形成層１５ａをエッチ
バックし、これによってゲート電極１３の側壁にサイド
ウォール１５を形成する。このエッチバックで形成され
たサイドウォール１５は、垂直成分が強調された形状に
なる。そして、底面におけるサイドウォール幅がＸ＝
０．１７μｍ程度で形成される。
【００２１】その後、図１（３）に示す第３工程では、
サイドウォール１５，ゲート電極１３及び基板１１の露
出面を酸化シリコン膜１６で覆う。次いで、ゲート電極
１３及びサイドウォール１５をマスクにしたイオン注入
によって、拡散層１７を形成するための不純物を基板１
１の表面側に導入する。ここでは、上記低濃度拡散層１
４よりも拡散層１７の不純物の濃度が高くなるように、
上記不純物をイオン注入する。そして、拡散層１７と当
該拡散層１７の形成によってサイドウォール１５の下方
に残存する低濃度拡散層１４とかなるソース１８及びド
レイン１９を形成する。
サイドウォール１５，ゲート電極１３及び基板１１の露
出面を酸化シリコン膜１６で覆う。次いで、ゲート電極
１３及びサイドウォール１５をマスクにしたイオン注入
によって、拡散層１７を形成するための不純物を基板１
１の表面側に導入する。ここでは、上記低濃度拡散層１
４よりも拡散層１７の不純物の濃度が高くなるように、
上記不純物をイオン注入する。そして、拡散層１７と当
該拡散層１７の形成によってサイドウォール１５の下方
に残存する低濃度拡散層１４とかなるソース１８及びド
レイン１９を形成する。
【００２２】これによって、サイドウォール１５の下方
の基板１１における表面側に、低濃度に不純物が拡散さ
れた低濃度拡散層１４を有するＭＯＳトランジスタ１が
形成される。
の基板１１における表面側に、低濃度に不純物が拡散さ
れた低濃度拡散層１４を有するＭＯＳトランジスタ１が
形成される。
【００２３】上記のようにして形成されたＭＯＳトラン
ジスタ１は、上記のようにサイドウォール幅がＸ＝０．
１７μｍになる。これに対して、従来方法のようにゲー
ト電極を垂直形状にして形成されたＭＯＳトランジスタ
では、サイドウォール幅が０．１２μｍ程度である。こ
のことから、上記ＭＯＳトランジスタの形成方法では、
ゲート電極１３を逆テーパ形状にしかつサイドウォール
形成層（１５ａ）を厚膜化したことによって、従来より
もサイドウォール幅Ｘを０．０５μｍ程度拡大すること
ができる。
ジスタ１は、上記のようにサイドウォール幅がＸ＝０．
１７μｍになる。これに対して、従来方法のようにゲー
ト電極を垂直形状にして形成されたＭＯＳトランジスタ
では、サイドウォール幅が０．１２μｍ程度である。こ
のことから、上記ＭＯＳトランジスタの形成方法では、
ゲート電極１３を逆テーパ形状にしかつサイドウォール
形成層（１５ａ）を厚膜化したことによって、従来より
もサイドウォール幅Ｘを０．０５μｍ程度拡大すること
ができる。
【００２４】そして、上記図３のグラフに示したよう
に、従来の形成方法によるサイドウォール幅０．１２μ
ｍ程度のＭＯＳトランジスタよりも、上記実施例の形成
方法によるサイドウォール幅０．１７μｍ程度のＭＯＳ
トランジスタのほうが、サイドウォール幅のばらつきに
対するＶｔｈの変動の度合いが小さくなる。このため、
同一の基板上に複数のＭＯＳトランジスタが形成される
場合、下地パターンの疎密のばらつきによって上記サイ
ドウォール形成層（１５ａ）の膜厚が不均一に成膜され
ても、各ＭＯＳトランジスタのサイドウォール幅が広く
形成されることによって、当該各ＭＯＳトランジスタ間
のＶｔｈのばらつきを小さく抑えることが可能になる。
これは、図３のグラフに示すようなゲート長０．３２μ
ｍのＭＯＳトランジスタや、その他のゲート長のＭＯＳ
トランジスタでも同様である。
に、従来の形成方法によるサイドウォール幅０．１２μ
ｍ程度のＭＯＳトランジスタよりも、上記実施例の形成
方法によるサイドウォール幅０．１７μｍ程度のＭＯＳ
トランジスタのほうが、サイドウォール幅のばらつきに
対するＶｔｈの変動の度合いが小さくなる。このため、
同一の基板上に複数のＭＯＳトランジスタが形成される
場合、下地パターンの疎密のばらつきによって上記サイ
ドウォール形成層（１５ａ）の膜厚が不均一に成膜され
ても、各ＭＯＳトランジスタのサイドウォール幅が広く
形成されることによって、当該各ＭＯＳトランジスタ間
のＶｔｈのばらつきを小さく抑えることが可能になる。
これは、図３のグラフに示すようなゲート長０．３２μ
ｍのＭＯＳトランジスタや、その他のゲート長のＭＯＳ
トランジスタでも同様である。
【００２５】尚、上記ＭＯＳトランジスタでは、その製
造工程においてゲート電極１３下のチャネル領域の不純
物濃度を調節することによって、上記のようにＶｔｈの
変動を小さく抑えたまま所定のＶｔｈを得ることが可能
である。
造工程においてゲート電極１３下のチャネル領域の不純
物濃度を調節することによって、上記のようにＶｔｈの
変動を小さく抑えたまま所定のＶｔｈを得ることが可能
である。
【００２６】
【発明の効果】以上説明したように、本発明のＭＯＳト
ランジスタによれば、逆テーパ形状のゲート電極を設け
ることによって、垂直形状のゲート電極と比較してゲー
ト電極側壁のサイドウォールの底面におけるゲート長方
向の幅を広くでき、その結果としてソース，ドレインの
低濃度拡散層のゲート長方向の幅を広くすることができ
る。このため、ゲート電極パターンの疎密によるサイド
ウォール幅のばらつきに起因するＶｔｈの変動を小さく
抑えることが可能になり、ウエハ面内における複数のＭ
ＯＳトランジスタのＶｔｈ特性を均一化することができ
る。
ランジスタによれば、逆テーパ形状のゲート電極を設け
ることによって、垂直形状のゲート電極と比較してゲー
ト電極側壁のサイドウォールの底面におけるゲート長方
向の幅を広くでき、その結果としてソース，ドレインの
低濃度拡散層のゲート長方向の幅を広くすることができ
る。このため、ゲート電極パターンの疎密によるサイド
ウォール幅のばらつきに起因するＶｔｈの変動を小さく
抑えることが可能になり、ウエハ面内における複数のＭ
ＯＳトランジスタのＶｔｈ特性を均一化することができ
る。
【００２７】また、本発明のＭＯＳトランジスタの形成
方法によれば、ゲート電極を逆テーパ形状に形成してそ
の側壁にサイドウォールを形成することによって、垂直
形状のゲート電極側壁にサイドウォールを形成する場合
と比較して底面におけるゲート長方向の幅が広いサイド
ウォールを形成することができる。このため、ソース，
ドレインの低濃度拡散層のゲート長方向の幅を広く形成
することが可能になり、これによって、ゲート電極パタ
ーンの疎密によるサイドウォール幅のばらつきに起因す
るＶｔｈの変動が小さいＭＯＳトランジスタを形成する
ことが可能になる。したがって、ウエハ面内においてＶ
ｔｈが均一化された複数のＭＯＳトランジスタを形成す
ることが可能になる。
方法によれば、ゲート電極を逆テーパ形状に形成してそ
の側壁にサイドウォールを形成することによって、垂直
形状のゲート電極側壁にサイドウォールを形成する場合
と比較して底面におけるゲート長方向の幅が広いサイド
ウォールを形成することができる。このため、ソース，
ドレインの低濃度拡散層のゲート長方向の幅を広く形成
することが可能になり、これによって、ゲート電極パタ
ーンの疎密によるサイドウォール幅のばらつきに起因す
るＶｔｈの変動が小さいＭＯＳトランジスタを形成する
ことが可能になる。したがって、ウエハ面内においてＶ
ｔｈが均一化された複数のＭＯＳトランジスタを形成す
ることが可能になる。
【図１】実施例を説明する工程図である。
【図２】サイドウォール形成層の膜厚とサイドウォール
幅との関係を示すグラフである。
幅との関係を示すグラフである。
【図３】サイドウォール幅としきい電圧との関係を示す
グラフである。
グラフである。
【図４】従来例を説明する工程図である。
１ ＭＯＳトランジスタ １１ 基板 １２ ゲート絶縁膜 １３ ゲート電極 １４ 低濃度拡散層 １５ サイドウォール １７ 拡散層 １８ ソース １９ ドレイン
Claims (2)
- 【請求項１】 基板上のゲート電極側壁に配置されるサ
イドウォールと、当該サイドウォール下方における前記
基板の表面部分に配置されるソース及びドレインの低濃
度拡散層と、前記ゲート電極を挟んで当該低濃度拡散層
と隣接する前記基板の表面部分に配置されるソース及び
ドレインの拡散層とを有するＭＯＳトランジスタにおい
て、 前記ゲート電極は、逆テーパ形状であることを特徴とす
るＭＯＳトランジスタ。 - 【請求項２】 ＭＯＳトランジスタの形成方法であっ
て、 基板上にゲート絶縁膜を介して逆テーパ形状のゲート電
極を形成した後、当該ゲート電極をマスクにして前記基
板の表面側に低濃度拡散層を形成するための不純物を導
入する第１工程と、 前記ゲート電極の側壁にサイドウォールを形成する第２
工程と、 前記ゲート電極及び前記サイドウォールをマスクにして
前記基板中に拡散層を形成するための不純物を導入し、
当該基板中に低濃度拡散層と拡散層とからなるソース及
びドレインを形成する第３工程とを行うことを特徴とす
るＭＯＳトランジスタの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1147195A JPH08204184A (ja) | 1995-01-27 | 1995-01-27 | Ｍｏｓトランジスタ及びｍｏｓトランジスタの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1147195A JPH08204184A (ja) | 1995-01-27 | 1995-01-27 | Ｍｏｓトランジスタ及びｍｏｓトランジスタの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204184A true JPH08204184A (ja) | 1996-08-09 |
Family
ID=11778997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1147195A Pending JPH08204184A (ja) | 1995-01-27 | 1995-01-27 | Ｍｏｓトランジスタ及びｍｏｓトランジスタの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08204184A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5766988A (en) * | 1994-05-12 | 1998-06-16 | Lg Semicon Co., Ltd. | Fabricating method for a thin film transistor with a negatively sloped gate |
| US6107148A (en) * | 1998-10-26 | 2000-08-22 | Nippon Steel Semiconductor Corporation | Method for fabricating a semiconductor device |
| JP2002170941A (ja) * | 2000-12-01 | 2002-06-14 | Nec Corp | 半導体装置及びその製造方法 |
| JP2004015050A (ja) * | 2002-06-05 | 2004-01-15 | Samsung Electronics Co Ltd | 負の傾斜面を有するゲートを備える半導体素子及びその製造方法 |
| KR100447980B1 (ko) * | 2002-12-10 | 2004-09-10 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2004319814A (ja) * | 2003-04-17 | 2004-11-11 | Renesas Technology Corp | 半導体装置及びその製造方法 |
-
1995
- 1995-01-27 JP JP1147195A patent/JPH08204184A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5766988A (en) * | 1994-05-12 | 1998-06-16 | Lg Semicon Co., Ltd. | Fabricating method for a thin film transistor with a negatively sloped gate |
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| JP2004319814A (ja) * | 2003-04-17 | 2004-11-11 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| US6838777B2 (en) | 2003-04-17 | 2005-01-04 | Renesas Technology Corp. | Semiconductor device and method of manufacturing the same |
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