JP2004319814A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】ゲート電極の形状が垂直形状、順テーパ形状、逆テーパ形状であっても、オフセットスペーサーを用いることでゲート電極の実効的なゲート長が一定にすることが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上にゲート絶縁膜２が形成され、ゲート絶縁膜２上にゲート電極３が形成されている。ゲート絶縁膜２及びゲート電極３の側部には、オフセットスペーサー４が形成されている。ゲート電極３の両側に位置する半導体基板１には、イオン注入により形成された拡散層５が形成されている。ここで、ゲート電極３の形状としては垂直形状（ａ）、順テーパ形状（ｂ）、逆テーパ形状（ｃ）とがあるが、オフセットスペーサー４の形状を変化させることで、ゲート絶縁膜との境界に位置するゲート電極のゲート長に、半導体基板との境界に位置するオフセットスペーサーの幅を加えた長さが略一定となる。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係る発明であって、特に、オフセットスペーサーを用いてトランジスタ特性のバラツキを制御した半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置においてトランジスタ特性は、ゲート電極の形状に依存する。そのため、ウェハ面内のゲート電極パターンの疎密によってゲート電極の形状が影響を受けると、トランジスタ特性も影響を受けばらつくこととなる。そこで、ゲート電極パターンの疎密によらずウェハ面内でトランジスタ特性を均一に保つことができる半導体装置その形成方法が、特許文献１により提供されている。
【０００３】
特許文献１では、まず半導体基板上にゲート絶縁膜を介して逆テーパ形状のゲート電極を形成する。このゲート電極をマスクにして半導体基板に低濃度拡散層を形成するための不純物を注入する。ゲート電極の側部にサイドウォールを形成する。ゲート電極及びサイドウォールをマスクにして半導体基板中に拡散層を形成するための不純物を注入し、低濃度拡散層と拡散層とからなるソース及びドレインを形成し、半導体装置を形状にする。これによって、底面におけるゲート長方向の幅が均一なサイドウォールを形成できる。
【０００４】
また、オフセットスペーサーを用いた半導体装置は、特許文献２に示されている。特許文献２では、半導体基板上にシリコン酸化膜を堆積し、その上にポリシリコン膜を堆積する。ポリシリコン膜に上部で濃度が高くなるように窒素を導入した後、ポリシリコン膜をパターニングしてゲート電極を形成する。ゲート電極の表面を覆うシリコン酸化膜を形成した後、ゲート電極の側面上に下部で厚く、上部で薄いオフセットスペーサーを残す。次に、エクステンション領域を半導体基板内に形成後ゲート上部にシリサイド膜を形成する。
【０００５】
【特許文献１】
特開平８−２０４１８４号公報（第３−４頁、第１−３図）
【特許文献２】
特開２００２−２８９８４１号公報（第６−８頁、第１−３図）
【０００６】
【発明が解決しようとする課題】
しかし、特許文献１では、逆テーパ形状のゲート電極を有する半導体装置に関する発明であるため、垂直形状や順テーパ形状のゲート電極を有する半導体装置に対しては適用することができない。また、特許文献２では、ゲート電極を加工後に酸化処理によってオフセットスペーサーを形成している。そのため、オフセットスペーサーはゲート電極の形状に制約を受け、ウェハ面内でトランジスタ特性を均一に保つことができない場合も考えられる。
【０００７】
そこで、本発明は、ゲート電極の形状が垂直形状、順テーパ形状、逆テーパ形状であっても、オフセットスペーサーを用いることでゲート電極の実効的なゲート長が一定にすることが可能な半導体装置及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明に係る解決手段は、半導体基板上に複数のゲート電極構造を備えた半導体装置であって、ゲート電極構造は、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の側部に形成されるオフセットスペーサーとを備え、複数のゲート電極構造のそれぞれは、ゲート絶縁膜との境界に位置するゲート電極のゲート長に、半導体基板との境界に位置するオフセットスペーサーの幅を加えた長さが、略一定である。
【０００９】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１０】
（実施の形態１）
図１に、本実施の形態に係る半導体装置の断面図を示す。図１では、半導体基板１上にゲート絶縁膜２が形成され、ゲート絶縁膜２上にゲート電極３が形成されている。ゲート絶縁膜２及びゲート電極３の側部には、オフセットスペーサー４が形成されている。ゲート電極３の両側に位置する半導体基板１には、イオン注入により拡散層５が形成されている。ここで、図１（ａ）はゲート電極３の形状が垂直形状、図１（ｂ）はゲート電極３の形状が順テーパ形状、図１（ｃ）はゲート電極３の形状が逆テーパ形状である。
【００１１】
ゲート電極３の形状は、図１でも示したように大きく分けて３種類ある。このようなゲート電極３の形状は、ゲート電極３のパターン疎密やエッチング条件等により決まる。ゲート電極３が垂直形状の場合、ゲート絶縁膜２との境界に位置するゲート電極３のゲート長（以下、ゲート長Ｌｂともいう）は、ゲート電極３の最上部のゲート長（以下、ゲート長Ｌｔともいう）と同じ長さである。ゲート電極３が順テーパ形状の場合、ゲート長Ｌｂはゲート長Ｌｔに比べ長くなる。一方、ゲート電極３が逆テーパ形状の場合、ゲート長Ｌｂはゲート長Ｌｔに比べ短くなる。なお、図１に示すゲート電極３は、全てゲート長Ｌｔの長さが同じである。
【００１２】
このようなゲート電極３の形状の違いは、拡散層５の形成に影響を与える。つまり、拡散層５は、ゲート電極３をマスクとしてイオン注入を行うことで半導体基板１に形成される。そのため、特にゲート電極３のゲート長Ｌｂの形状により形成される拡散層５の形状が異なる。なお、ゲート電極３をマスクとして利用することを、セルフアライメントと呼ばれている。図２に、ゲート電極３をマスクとしてイオン注入を行った半導体装置の断面図を示す。ゲート電極３のゲート長Ｌｂが長ければ、拡散層５に形成される実効のゲート長（以下、実効のゲート長Ｌｅともいう）も長くなり、ゲート電極３のゲート長Ｌｂが短ければ、実効のゲート長Ｌｅも短くなる。そのため、ゲート長Ｌｔを設計値通りに形成したとしても、図２（ａ）に示すゲート電極３が垂直形状以外は、設計値と異なる実効のゲート長Ｌｅの拡散層５が形成される。
【００１３】
具体的には、図２（ｂ）に示すゲート電極３が順テーパ形状の場合、実効のゲート長Ｌｅは設計値より長くなる。図２（ｃ）に示すゲート電極３が逆テーパ形状の場合、実効のゲート長Ｌｅは設計値より短くなる。実効のゲート長Ｌｅが設計値と異なれば、トランジスタの電気的特性が設計値からずれることになる。半導体装置として性能歩留まりが低下することになる。
【００１４】
そこで、本実施の形態では、ゲート絶縁膜２及びゲート電極３の側部にオフセットスペーサー４を形成して、実効のゲート長Ｌｅが設計値となるように調整している。つまり、イオン注入を行うためのマスクは、ゲート電極３だけではなくオフセットスペーサー４をも含めて構成されている。そのため、ゲート電極３が垂直形状以外の順テーパ形状や逆テーパ形状となっても、オフセットスペーサー４により実効のゲート長Ｌｅが設計値となるように調整することができる。
【００１５】
例えば図３（ａ）のようにゲート電極３が垂直形状の場合、ゲート電極３のゲート長ＬｂがＬ１、オフセットスペーサー４の幅Ｓ（半導体基板１とオフセットスペーサー４との境界部分の幅）がＳ１とする。そして、図３（ｂ）のようにゲート電極３が順テーパ形状の場合、ゲート電極３のゲート長ＬｂがＬ２で、Ｌ２＞Ｌ１の関係となる。そのため、オフセットスペーサー４の幅ＳがＳ１より短いＳ２に調整される。一方、図３（ｃ）のようにゲート電極３が逆テーパ形状の場合、ゲート電極３のゲート長ＬｂがＬ３で、Ｌ３＜Ｌ１の関係となる。そのため、オフセットスペーサー４の幅ＳがＳ１より長いＳ３に調整される。
【００１６】
本実施の形態では、ゲート電極３の形状に基づいてオフセットスペーサー４の形状を変化させる。このゲート電極３とオフセットスペーサー４との関係は、ゲート電極３のゲート長Ｌｂとオフセットスペーサー４の幅Ｓとの和が一定値となる。つまり、Ｌｂ＋（Ｓ×２）＝一定値となるように、オフセットスペーサー４を調整し形成している。その結果、図１で示したようにゲート電極３の形状にかかわらず、実効のゲート長Ｌｅが設計値となるように製造できる。そして、トランジスタの電気的特性の設計値からずれを低く抑えることができ、半導体装置としての性能歩留まりを改善することができる。
【００１７】
次に、本実施の形態に係る半導体装置を製造方法について説明する。まず、図４に示すように、半導体基板１上に写真製版技術を用いてゲート絶縁膜２及びゲート電極３を形成する。ゲート電極３の形状は図４（ａ）が垂直形状、図４（ｂ）が順テーパ形状、図４（ｃ）が逆テーパ形状である。図４に示したゲート電極３上に、ＴＥＯＳ（テトラエトキシオルソシリケイト：Ｓｉ（Ｃ２Ｈ５Ｏ）４）を原材料とした酸化膜（ＴＥＯＳ酸化膜ともいう）や窒化膜等の絶縁膜６をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で成膜する。図５に、絶縁膜６を成膜した後の半導体装置の断面図を示す。ここで、絶縁膜６のカバレッジや膜はオフセットスペーサー４の形状に影響を与えるため、ＣＶＤの圧力、ガス流量や温度などの成膜条件をコントロールする必要がある。例えば、図５（ｃ）のように逆テーパ形状のゲート電極３の場合、最適なカバーレッジとして絶縁膜６がゲート電極３の肩部で張り出すように厚く成膜されるように成膜条件をコントロールする必要がある。
【００１８】
次に、絶縁膜６に対し異方性ドライエッチングを行い、オフセットスペーサー４を形成する。オフセットスペーサー４は、図１に示したような形状となる。つまり、ゲート電極３の形状にかかわらず、ゲート電極３のゲート長Ｌｂとオフセットスペーサー４の幅Ｓとの和が一定値となる。なお、本実施の形態ではＣＶＤ法により絶縁膜６を成膜し、異方性ドライエッチングでオフセットスペーサー４を形成しているが、本発明はこれに限られない。例えば、Ｈｉｇｈ ｄｅｎｓｉｔｙ Ｐｌａｓｍａを用いて絶縁膜６である酸化膜を成膜し、スパッタエッチング法により最適なオフセットスペーサー４形状を形成しやすい絶縁膜６に絶縁膜６の形状を変化させる方法でも良い。
【００１９】
また、本実施の形態ではＣＶＤ法により絶縁膜６を成膜した後に、絶縁膜６のカバレッジや膜厚が最適でない場合に、以下のような方法により最適な絶縁膜６のカバレッジや膜厚に調整することができる。ＣＶＤ法により絶縁膜６を成膜後に、まず砒素などの不純物を絶縁膜６の表面に全面注入する。次に、絶縁膜６に対しフッ酸（ＨＦ）などの希釈液をエッチャントとしてウェットエッチングを行う。このウェットエッチングは、絶縁膜６の表面には砒素が注入されているためエッチングレートが速くなる。そのため、ウェットエッチングによる絶縁膜６のエッチングは等方性が崩れる。その結果、最適な絶縁膜６のカバレッジや膜厚に調整することができる。調整後の絶縁膜６からは、異方性ドライエッチングによりオフセットスペーサー４が形成される。
【００２０】
以上のように、本実施の形態に係る半導体装置は、半導体基板１上に複数のゲート電極構造を備えた半導体装置であって、ゲート電極構造は、半導体基板１上に形成されたゲート絶縁膜２と、ゲート絶縁膜２上に形成されたゲート電極３と、ゲート電極３の側部に形成されるオフセットスペーサー４とを備え、複数のゲート電極構造のそれぞれは、ゲート絶縁膜２との境界に位置するゲート電極３のゲート長Ｌｂに、半導体基板１との境界に位置するオフセットスペーサー４の幅Ｓを加えた長さが、略一定であるので、ゲート電極３の形状にかかわらず、実効のゲート長Ｌｅの長さが略一定となり、トランジスタの電気的特性のバラツキも低減し、半導体装置の性能歩留まりも改善される。
【００２１】
また、本実施の形態に係る半導体装置は、ゲート電極３の形状が、垂直形状、順テーパ形状及び逆テーパ形状のものが同時に半導体基板１上に存在するので、様々な形状のゲート電極３が同時に半導体基板１上に存在するにもかかわらず、実効のゲート長Ｌｅの長さが略一定となり、トランジスタの電気的特性のバラツキも低減し、半導体装置の性能歩留まりも改善される。
【００２２】
なお、ゲート電極３の側壁にオフセットスペーサー４を設けることは、実効のゲート長Ｌｅの長さが略一定にするだけではなく、斜め方向からのイオン注入においてグレインの方向やバウンダリを介してイオンがゲート電極３を突き抜ける現象をオフセットスペーサー４により低減することができる。これらもトランジスタの電気的特性のバラツキ低減に寄与する。さらにゲートオーバラップ容量の低減や短チャンネル効果の改善の効果が、オフセットスペーサー４を設けることにより期待できる。
【００２３】
また、本実施の形態に係る半導体装置を製造する製造方法は、半導体基板１上にゲート絶縁膜２を介してゲート電極３を形成する工程と、ゲート電極３上にＣＶＤ法により絶縁膜６を成膜する工程（ａ）と、絶縁膜６の表面に不純物を全面に注入する工程（ｂ）と、不純物を注入した絶縁膜６をウェットエッチングする工程（ｃ）と、ウェットエッチング後の絶縁膜６に対し、異方性ドライエッチングによりオフセットスペーサー４を形成する工程（ｄ）とを備え、ゲート電極の形成後に、ゲート電極のゲート長を測定する工程を有し、測定に基づき工程（ａ）、工程（ｃ）及び工程（ｄ）を調整することを特徴とするので、所定のオフセットスペーサー４の幅Ｓを形成するために絶縁膜６を調整することができる。
【００２４】
なお、ゲート電極３の形状がばらつく原因に、ゲート電極３のパターンの疎密以外に、ＮＭＯＳであるかＰＭＯＳであるかの違いがある。これは、ＮＭＯＳとＰＭＯＳとでドーピングされている不純物が違うため、ゲート電極３のエッチング時にゲート電極３の形状差が生じる。このようなゲート電極３形状差に対しても、ゲート電極３のゲート長Ｌｂとオフセットスペーサー４の幅Ｓとの和を一定値とすることで、セルフアライメントで実効のゲート長Ｌｅの長さを一定にすることができる。
【００２５】
（実施の形態２）
次に、図６に本実施の形態に係る半導体装置の断面図を示す。図６では、半導体基板１上にゲート絶縁膜２が形成され、ゲート絶縁膜２上にゲート電極３が形成されている。ゲート絶縁膜２及びゲート電極３の側部には、オフセットスペーサー４が形成されている。さらに、オフセットスペーサー４の外側にサイドウォール７が形成されている。ゲート電極３の両側に位置する半導体基板１には、イオン注入により浅い拡散層８と深い拡散層９とが形成されている。ここで、図６のゲート電極３の形状は垂直形状であるが、ゲート電極３の形状は順テーパ形状や逆テーパ形状であっても良い。
【００２６】
本実施の形態に係る半導体装置では、オフセットスペーサー４を形成後に浅い拡散層８を形成するため、ゲート電極３及びオフセットスペーサー４をマスクとしてイオン注入を行う。オフセットスペーサー４を調整することでゲート電極３の形状のバラツキを抑えるのは、実施の形態１と同じである。次に、オフセットスペーサー４の外側にサイドウォール７を形成する。サイドウォール７の形成方法は、ゲート電極３上に絶縁膜を成膜し、この絶縁膜を異方性ドライエッチングすることでサイドウォール７を形成する方法が一般的である。
【００２７】
サイドウォール７を形成後に、深い拡散層９を形成するため、ゲート電極３、オフセットスペーサー４及びサイドウォール７をマスクとしてイオン注入を行う。深い拡散層９のイオン注入後にアニールすることで図６のような半導体装置が得ることができる。図６に示す半導体装置は、実施の形態１と同様、ゲート電極３の形状にかかわらず実効のゲート長Ｌｅの長さが一定で、浅い拡散層８（浅いソース・ドレイン領域）と深い拡散層９（深いソース・ドレイン領域）とを有するＭＯＳＦＥＴ構造である。
【００２８】
以上のように、本実施の形態に係る半導体装置は、ゲート電極３の両側に位置する半導体基板１内において、浅いソース・ドレイン領域８と深いソース・ドレイン領域９とが形成されＭＯＳＦＥＴを構成するので、ゲート電極３の形状にかかわらず、実効のゲート長Ｌｅの長さが略一定で、トランジスタの電気的特性のバラツキも低減し、半導体装置の性能歩留まりも改善されるＭＯＳＦＥＴ構造を有する半導体装置である。
【００２９】
（実施の形態３）
ゲート電極３を形成する場合、垂直形状や順テーパ形状などの形状がばらつく場合のほか、ゲート電極３のゲート長が全てのゲート電極３の位置で所定の長さから長く形成される場合や短く形成される場合もある。本実施の形態では、全体的にゲート長が所定の長さからずれた場合に、Ｆｅｅｄ Ｆｏｒｗａｒｄ的に実効のゲート長Ｌｅの長さが略一定になるよう調整する製造方法について説明する。なお、本実施の形態に係る製造方法は、実施の形態１で説明した製造方法と組み合わせることが可能である。
【００３０】
図７及び図８に垂直形状のゲート電極３が形成されている。図７のゲート電極３のゲート長Ｌ４は所定のゲート長より短く形成されている。また、図８のゲート電極３のゲート長Ｌ５は所定のゲート長より長く形成されている。なお、図７及び図８のゲート電極３は垂直形状であるが、順テーパ形状や逆テーパ形状のゲート電極３であっても以下の製造方法は適用することができる。
【００３１】
本実施の形態では、まず図７に示すようなゲート電極３に対して、ゲート長Ｌ４を測定する。この測定結果に基づいて、次工程のオフセットスペーサー４の形成工程を調整する。具体的に、図７のようなゲート電極３の場合、所定のゲート長に対して測定されるゲート長Ｌ４は短くなる。そのためオフセットスペーサー４の幅Ｓ４を所定の幅より大きくする必要がある。そこで、ゲート電極３上にＣＶＤ法で絶縁膜６を成膜する工程で絶縁膜６を所定の厚さより厚く形成する。その後、絶縁膜６に対し、異方性ドライエッチングを行い、オフセットスペーサー４を形成する。
【００３２】
一方、図８のようなゲート電極３の場合、所定のゲート長に対して測定されるゲート長Ｌ５は長くなる。そのためオフセットスペーサー４の幅Ｓ５を所定の幅より小さくする必要がある。そこで、ゲート電極３上にＣＶＤ法で絶縁膜６を成膜する工程で絶縁膜６を所定の厚さより薄く形成する。同様に、その後、絶縁膜６に対し、異方性ドライエッチングを行い、オフセットスペーサー４を形成する。
【００３３】
以上のように、本実施の形態に係る半導体装置の製造方法は、ゲート電極３の全ての位置でゲート長の長さが所定の長さより短い場合に、所定の膜厚より厚い絶縁膜６をゲート電極３上に成膜し、ゲート電極３の全ての位置でゲート長の長さが所定の長さより長い場合に、所定の膜厚より薄い絶縁膜をゲート電極上に成膜するので、ゲート電極３の形状に基づいて最適な形状のオフセットスペーサー４を形成することができ、Ｆｅｅｄ Ｆｏｒｗａｒｄ的に実効のゲート長Ｌｅの長さを略一定にすることができる。
【００３４】
次に、ゲート長の測定結果に基づいて、次工程のオフセットスペーサー４の形成工程を調整する別の方法を示す。図７のようなゲート電極３の場合、所定のゲート長に対して測定されるゲート長Ｌ４は短くなる。そのためオフセットスペーサー４の幅Ｓ４を所定の幅より小さくする必要がある。そこで、ゲート電極３上にＣＶＤ法で絶縁膜６を成膜した後に、実施の形態１で示した絶縁膜６に対するウェットエッチング処理時間を、所定の処理時間より短くする。つまり、絶縁膜６を所定の厚さより厚く形成する。その後、絶縁膜６に対し、異方性ドライエッチングを行い、オフセットスペーサー４を形成する。
【００３５】
一方、図８のようなゲート電極３の場合、所定のゲート長に対して測定されるゲート長Ｌ５は長くなる。そのためオフセットスペーサー４の幅Ｓ５を所定の幅より小さくする必要がある。そこで、ゲート電極３上にＣＶＤ法で絶縁膜６を成膜した後に、実施の形態１で示した絶縁膜６に対するウェットエッチング処理時間を、所定の処理時間より長くする。つまり、絶縁膜６を所定の厚さより薄く形成する。同様に、その後、絶縁膜６に対し、異方性ドライエッチングを行い、オフセットスペーサー４を形成する。
【００３６】
本実施の形態に係る半導体装置の製造方法は、ゲート電極３の全ての位置でゲート長の長さが所定の長さより短い場合に、絶縁膜６に対して行うウェットエッチングの処理時間を所定の処理時間より短くし、ゲート電極３の全ての位置でゲート長の長さが所定の長さより長い場合に、絶縁膜６に対して行うウェットエッチングの処理時間を所定の処理時間より長くするので、Ｆｅｅｄ Ｆｏｒｗａｒｄ的に実効のゲート長Ｌｅの長さを略一定にすることができる。なお、絶縁膜６の膜厚を調整する方法は、上記で示したウェットエッチング処理時間を調整する以外に、エッチャントであるフッ酸（ＨＦ）などの希釈液の濃度を調整する方法等が考えられる。
【００３７】
さらに、ゲート長の測定結果に基づいて、次工程のオフセットスペーサー４の形成工程を調整する別の方法を示す。図８のようなゲート電極３の場合、所定のゲート長に対して測定されるゲート長Ｌ５は長くなる。そのためオフセットスペーサー４の幅Ｓ５を所定の幅より小さくする必要がある。そこで、ゲート電極３上の絶縁膜６に対して異方性ドライエッチングを行う際に、オーバーエッチングで絶縁膜６をエッチングすることで、オフセットスペーサー４の幅Ｓ５が小さいオフセットスペーサー４を形成している。
【００３８】
【発明の効果】
本発明に記載の半導体装置は、半導体基板上に複数のゲート電極構造を備えた半導体装置であって、ゲート電極構造は、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の側部に形成されるオフセットスペーサーとを備え、複数のゲート電極構造のそれぞれは、ゲート絶縁膜との境界に位置するゲート電極のゲート長に、半導体基板との境界に位置するオフセットスペーサーの幅を加えた長さが、略一定であるので、ゲート電極の形状にかかわらず、実効のゲート長の長さが略一定となり、トランジスタの電気的特性のバラツキも低減し、半導体装置の性能歩留まりも改善される。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の断面図である。
【図２】本発明の実施の形態１に係る半導体装置の断面図である。
【図３】本発明の実施の形態１に係る半導体装置の断面図である。
【図４】本発明の実施の形態１に係る半導体装置の断面図である。
【図５】本発明の実施の形態１に係る半導体装置の断面図である。
【図６】本発明の実施の形態２に係る半導体装置の断面図である。
【図７】本発明の実施の形態３に係る半導体装置の断面図である。
【図８】本発明の実施の形態３に係る半導体装置の断面図である。
【符号の説明】
１ 半導体基板、２ ゲート絶縁膜、３ ゲート電極、４ オフセットスペーサー、５ 拡散層、６ 絶縁膜、７ サイドウォール、８ 浅い拡散層、９ 深い拡散層。

Claims (6)

  1. 半導体基板上に複数のゲート電極構造を備えた半導体装置であって、
    前記ゲート電極構造は、
    前記半導体基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ゲート電極の側部に形成されるオフセットスペーサーとを備え、
    前記複数のゲート電極構造のそれぞれは、
    前記ゲート絶縁膜との境界に位置する前記ゲート電極のゲート長に、前記半導体基板との境界に位置する前記オフセットスペーサーの幅を加えた長さが、略一定であることを特徴とする、
    半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記ゲート電極の形状が、垂直形状、順テーパ形状及び逆テーパ形状のものが同時に半導体基板上に存在する、
    半導体装置。
  3. 請求項１に記載の半導体装置であって、
    前記ゲート電極の両側に位置する前記半導体基板内において、浅いソース・ドレイン領域と深いソース・ドレイン領域とが形成されＭＯＳＦＥＴを構成することを特徴とする、
    半導体装置。
  4. 半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
    （ａ）前記ゲート電極上にＣＶＤ法により絶縁膜を成膜する工程と、
    （ｂ）前記絶縁膜の表面に不純物を全面に注入する工程と、
    （ｃ）前記不純物を注入した前記絶縁膜をウェットエッチングする工程と、
    （ｄ）前記ウェットエッチング後の前記絶縁膜に対し、異方性ドライエッチングによりオフセットスペーサーを形成する工程とを備え、
    前記ゲート電極の形成後に、前記ゲート電極のゲート長を測定する工程を有し、前記測定に基づき前記工程（ａ）、前記工程（ｃ）及び前記工程（ｄ）を調整することを特徴とする、
    半導体装置の製造方法。
  5. 請求項４に記載の半導体装置の製造方法であって、
    前記工程（ａ）において、前記ゲート電極の全ての位置で前記ゲート長の長さが所定の長さより短い場合に、所定の膜厚より厚い絶縁膜を前記ゲート電極上に成膜し、
    前記ゲート電極の全ての位置で前記ゲート長の長さが所定の長さより長い場合に、所定の膜厚より薄い絶縁膜を前記ゲート電極上に成膜することを特徴とする、
    半導体装置の製造方法。
  6. 請求項４に記載の半導体装置の製造方法であって、
    前記工程（ｃ）において、前記ゲート電極の全ての位置で前記ゲート長の長さが所定の長さより短い場合に、前記絶縁膜に対して行うウェットエッチングの処理時間を所定の処理時間より短くし、
    前記ゲート電極の全ての位置で前記ゲート長の長さが所定の長さより長い場合に、前記絶縁膜に対して行うウェットエッチングの処理時間を所定の処理時間より長くすることを特徴とする、
    半導体装置の製造方法。
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