JP2006351658A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 エッチングレートの異なるポリシリコン層を同時にエッチングしたとしても、半導体基板にダメージを与えることなくゲート電極を形成することができる半導体装置の製造方法を提供する。
【解決手段】 半導体装置１１の製造方法は、まず、シリコン基板１２上に、不純物がドープされた第１ポリシリコン層１７ａと、ドープされていない第２ポリシリコン層２０ａとを形成する。次に、第１及び第２ポリシリコン層１７ａ，２０ａに含まれる不純物の濃度に依存して形成される酸化膜の膜厚差を利用して、第１ポリシリコン層１７ａ上に、シリコン酸化膜からなるマスク３６を形成する。そのあと、マスク３６を利用して第２ポリシリコン層２０ａにエッチング処理を施すことにより、第２ポリシリコン層２０ａの膜厚を、第１ポリシリコン層１７ａと第２ポリシリコン層２０ａとのエッチングレートが、相互に実質的に同一になるような膜厚にエッチングする。
【選択図】 図２

Description

本発明は、Ｐチャネル領域及びＮチャネル領域にゲート電極を有する半導体装置の製造方法に関する。

上記した半導体装置の製造方法は、図５に示すように、まず工程１０１では、Ｎチャネル領域１１１及びＰチャネル領域１１２を有するシリコン基板１１３（例えば、特許文献１）上に、酸化膜からなるゲート絶縁膜１１４を形成する。次に、Ｎチャネル領域１１１におけるゲート絶縁膜１１４上に第１ポリシリコン（Poly Si）層１１５を形成するとともに、Ｐチャネル領域１１２におけるゲート絶縁膜１１４上に第２ポリシリコン層１１６を形成する。そのあと、第１ポリシリコン層１１５中の空乏化を防ぐために、第１ポリシリコン層１１５のみに不純物１１７をドープする。
工程１０２では、第１ポリシリコン層１１５及び第２ポリシリコン層１１６上に、第１ゲート電極１１８及び第２ゲート電極１１９（工程１０３参照）を形成するための第１レジストパターン１２０及び第２レジストパターン１２１を形成する。

工程１０３では、第１ゲート電極１１８及び第２ゲート電極１１９を形成するためにエッチング処理を行う。詳しくは、第１レジストパターン１２０をマスクとして、Ｎチャネル領域１１１における第１ポリシリコン層１１５及びゲート絶縁膜１１４をエッチングするとともに、第２レジストパターン１２１をマスクとして、Ｐチャネル領域１１２における第２ポリシリコン層１１６及びゲート絶縁膜１１４をエッチングする。つまり、ドープされた第１ポリシリコン層１１５、及びドープされていない第２ポリシリコン層１１６の両層を同時にエッチングして、第１ゲート電極１１８及び第２ゲート電極１１９を形成する。

特開平１１−１７０２４号公報

しかしながら、不純物１１７がドープされた第１ポリシリコン層１１５は、ドープされない第２ポリシリコン層１１６に比べてエッチングレート（単位時間に削る量）が大きく、エッチングレートが小さい第２ポリシリコン層１１６に合わせてエッチングを行うと、Ｎチャネル領域１１１における第１ポリシリコン層１１５及びゲート絶縁膜１１４がエッチングされるとともに、更にエッチングしようとすることからオーバーエッチングになる。これにより、Ｎチャネル領域１１１におけるシリコン基板１１３にダメージが加えられ、その結果、例えば図５の工程１０３に示すように、シリコン基板１１３における素子の形成領域１２２，１２３に、半導体装置の電気的特性に影響を与えるピンホール状の穴１２４が発生するという問題があった。

本発明の目的は、エッチングレートの異なるポリシリコン層を同時にエッチングしたとしても、半導体基板にダメージを与えることなくゲート電極を形成することができる半導体装置の製造方法を提供する。

上記目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板上に、不純物がドープされた第１領域と不純物がドープされていない第２領域とを有するポリシリコン層を形成するポリシリコン層形成工程と、前記ポリシリコン層における前記第１領域及び前記第２領域の膜厚を調整する膜厚調整工程と、前記膜厚を調整したあとの前記第１領域及び前記第２領域を同時にエッチングすることによって、前記第１領域上に第１ゲート電極を形成するとともに前記第２領域上に第２ゲート電極を形成するゲート電極形成工程と、を有し、前記膜厚調整工程では、前記第１領域及び前記第２領域の膜厚の調整を、前記ゲート電極形成工程における、前記膜厚調整工程で膜厚を調整したあとの前記第１領域と前記第２領域とをエッチングするエッチングレートが相互に実質的に同一になるように行う。

この方法によれば、膜厚調整工程で、ポリシリコン層形成工程においてドープされた第１領域及びドープされていない第２領域の膜の厚みの調整を、前記第１領域のエッチングレートと前記第２領域のエッチングレートとが実質的に同一になるように行うことから、ゲート電極形成工程で第１領域及び第２領域を同時にエッチングしたとしても、第１領域及び第２領域のエッチング処理を同じ時間で終了することができる。これにより、第１領域がオーバーエッチングにならないことから、半導体基板上に、半導体装置の電気的特性に影響を与えるピンホールが発生することを抑えることができる。

本発明に係る半導体装置の製造方法は、前記膜厚調整工程は、前記第２領域の膜の厚みを、前記第１領域と前記第２領域との前記エッチングレートの差を相殺すべく厚みにエッチングすることが望ましい。

この方法によれば、膜厚調整工程によって第２領域の厚みをエッチングレートの差を相殺すべく厚みにエッチングするので、ゲート電極形成工程で、ドープされてエッチングレートの大きい第１領域と、ドープされておらずエッチングレートの小さい第２領域とを、同時にエッチングを行ったとしても、同じ時間でエッチング処理を終了することが可能となる。これにより、オーバーエッチングにならないことから、半導体基板上に、半導体装置の電気的特性に影響を与えるピンホールが発生することを抑えることができる。

本発明に係る半導体装置の製造方法は、前記ポリシリコン層形成工程のあと、前記ポリシリコン層における前記第１領域上に一の膜を形成する膜形成工程を更に有し、前記膜厚調整工程は、前記一の膜をマスクとして前記半導体装置にエッチング処理を施すことにより、前記ポリシリコン層における前記第２領域の厚みを前記エッチングレートの差を相殺すべく厚みにエッチングすることが望ましい。

この方法によれば、膜形成工程で第１領域上に形成された一の膜をマスクとして、ポリシリコン層における第２領域の厚みをエッチングレートの差を相殺すべく厚みにエッチングするので、比較的容易な形成方法で、所定領域をエッチングすることができる。

本発明に係る半導体装置の製造方法は、前記膜形成工程は、前記第１領域及び前記第２領域を酸化させることにより、前記第１領域及び前記第２領域にドープされた前記不純物の量に依存して、前記第１領域上及び前記第２領域上に形成される酸化膜の厚みが変わる特性を利用しており、前記第１領域上に第１酸化膜を形成するとともに前記第２領域上に第２酸化膜を形成する第１の酸化膜形成工程と、前記第１酸化膜の厚みから前記第２酸化膜の厚みをエッチング処理によって除くことにより、前記第１領域上に前記一の膜を形成する第２の酸化膜形成工程とを有することが望ましい。

この方法によれば、第１領域及び第２領域にドープされた不純物の濃度に依存して酸化膜の厚みに差が生じる特性を利用しているので、第２の酸化膜形成工程のエッチング処理によって、第１の酸化膜形成工程で第１領域上に形成された第１酸化膜の厚みから第２の酸化膜の厚みを除くことによりマスクとして用いられる一の膜を形成することができる。よって、例えば、フォトリソグラフィ法のようなレジスト膜を塗布したりレジストパターンを形成したりする工程が不要となる。その結果、かかるコストを抑えることができる。

本発明に係る半導体装置の製造方法は、前記ポリシリコン層における前記第１領域は、前記半導体装置におけるＮチャネル領域に形成されており、前記ポリシリコン層における前記第２領域は、前記半導体装置におけるＰチャネル領域に形成されていることが望ましい。

この方法によれば、Ｎチャネル領域にＮ型ゲート電極を形成することができるとともに、Ｐチャネル領域にＰ型ゲート電極を形成することができる。

以下、本発明に係る半導体装置の製造方法の実施形態について図面を参照しながら説明する。

図１は、半導体装置の構造を示す模式断面図である。以下、半導体装置の構造を、図１を参照しながら説明する。

図１に示すように、半導体装置１１は、半導体基板であるシリコン基板１２と、第１ゲート電極１３と、第２ゲート電極１４とを有する。半導体装置１１は、Ｎチャネルトランジスタが形成されるべくＮチャネル領域１５と、Ｐチャネルトランジスタが形成されるべくＰチャネル領域１６とを有する。

第１ゲート電極１３は、Ｎ型ゲート電極であり、Ｎチャネル領域１５に形成されている。第１ゲート電極１３は、第１ポリシリコン層１７と、第１ゲート絶縁膜１８と、第１サイドウォール１９とを有する。

第１ポリシリコン層１７は、例えば、不純物がドープされた多結晶シリコン（Poly Si）であり、Ｎチャネル領域１５におけるシリコン基板１２上に形成されている。不純物は、例えば、ヒ素（Ａｓ）やＰ（リン）などである。

第１ゲート絶縁膜１８は、例えば、シリコン酸化膜（ＳｉＯ₂）からなる絶縁膜であり、シリコン基板１２と第１ポリシリコン層１７との間に形成されている。

第１サイドウォール１９は、例えば、シリコン酸化膜（ＳｉＯ₂）からなる絶縁膜であり、第１ポリシリコン層１７及び第１ゲート絶縁膜１８の側壁に形成されている。

第２ゲート電極１４は、Ｐ型ゲート電極であり、Ｐチャネル領域１６に形成されている。第２ゲート電極１４は、第２ポリシリコン層２０と、第２ゲート絶縁膜２１と、第２サイドウォール２２とを有する。

第２ポリシリコン層２０は、例えば、不純物がドープされていない（ノンドープ）多結晶シリコン（Poly Si）であり、Ｐチャネル領域１６におけるシリコン基板１２上に形成されている。

第２ゲート絶縁膜２１は、例えば、シリコン酸化膜（ＳｉＯ₂）からなる絶縁膜であり、シリコン基板１２と第２ポリシリコン層２０との間に形成されている。

第２サイドウォール２２は、例えば、シリコン酸化膜（ＳｉＯ₂）からなる絶縁膜であり、第２ポリシリコン層２０及び第２ゲート絶縁膜２１の側壁に形成されている。

図２〜図４は、半導体装置を製造する方法を工程順に示す模式断面図である。以下、半導体装置の製造方法を、図２〜図４を参照しながら説明する。

図２に示すように、工程１１（ポリシリコン層形成工程）では、シリコン基板１２上に、不純物３１がドープされた第１領域である第１ポリシリコン層１７ａと、不純物３１がドープされていない（ノンドープ）第２領域である第２ポリシリコン層２０ａとを形成する。まず、シリコン基板１２上に、例えば、熱酸化法によって、ゲート絶縁膜３２を形成する。ゲート絶縁膜３２の膜厚は、例えば、２５Åである。次に、ゲート絶縁膜３２上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法によって、ポリシリコン層３３を形成する。

次に、Ｎチャネル領域１５におけるポリシリコン層３３の空乏化を防ぐために、第２ポリシリコン層２０ａ上に形成された、図示しないレジストパターンをマスクとして、Ｎチャネル領域１５におけるポリシリコン層３３のみに、不純物３１の注入及び拡散を行う。不純物３１は、例えば、Ｎ型イオンであるヒ素（Ａｓ）やＰ（リン）などである。これにより、Ｎチャネル領域１５におけるポリシリコン層３３は、不純物３１がドープされた第１ポリシリコン層１７ａとなる。第１ポリシリコン層１７ａは、第１ゲート電極１３（図１参照）になる部分を含んでいる。第１ポリシリコン層１７ａの厚みは、例えば、２０００Åである。

また、Ｐチャネル領域１６におけるポリシリコン層３３は、不純物３１がドープされていない（ノンドープ）第２ポリシリコン層２０ａである。第２ポリシリコン層２０ａは、第２ゲート電極１４になる部分を含んでいる。第２ポリシリコン層２０ａの厚みは、第１ポリシリコン層１７ａと同様に、例えば、２０００Åである。
以上により、シリコン基板１２上に、不純物３１がドープされた第１ポリシリコン層１７ａと、不純物３１がドープされていない第２ポリシリコン層２０ａとが混在して形成される。

工程１２（第１の酸化膜形成工程）では、一の膜であるマスク３６（工程１３参照）を形成すべく、第１ポリシリコン層１７ａ及び第２ポリシリコン層２０ａを酸化させて、第１酸化膜である第１シリコン酸化膜３４及び第２酸化膜である第２シリコン酸化膜３５を形成する。まず、第１ポリシリコン層１７ａ、及び第２ポリシリコン層２０ａを、例えば、熱酸化法によって熱処理を行う。熱処理の温度は、例えば、８００℃である。熱処理を施すことによって形成されるシリコン酸化膜の厚みは、第１及び第２ポリシリコン層１７ａ，２０ａの中に含まれる不純物の濃度に依存する。不純物３１がドープされている第１ポリシリコン層１７ａ上には、例えば、６００Åの厚みの第１シリコン酸化膜３４が形成される。不純物３１がドープされていない第２ポリシリコン層２０ａ上には、第１ポリシリコン層１７ａより膜厚の薄い、例えば、３００Åの厚みの第２シリコン酸化膜３５が形成される。

第１ポリシリコン層１７ａは、熱処理を行って表面が酸化されたことにより、例えば、２０００Åの厚みから１７００Åの厚みとなる。第２ポリシリコン層２０ａは、熱処理を行って表面が酸化されたことにより、２０００Åから１８５０Åとなる。
以上により、第１ポリシリコン層１７ａ上に第１シリコン酸化膜３４が形成されるとともに、第２ポリシリコン層２０ａ上に第１シリコン酸化膜３４より膜厚の薄い第２シリコン酸化膜３５が形成される。

工程１３（第２の酸化膜形成工程）では、Ｎチャネル領域１５の第１ポリシリコン層１７ａ上に、マスク３６を形成する。まず、半導体装置１１全体にエッチング処理を施し、第２シリコン酸化膜３５を除去することが可能な厚み、例えば、余裕量を含めて４００Åをエッチングする。エッチング処理により、第２ポリシリコン層２０ａ上の第２シリコン酸化膜３５は、除去されてなくなる。第１ポリシリコン層１７ａ上の第１シリコン酸化膜３４は、例えば、６００Åから２００Åに薄くなる。以上により、第１ポリシリコン層１７ａ上のみに、シリコン酸化膜からなるマスク３６が形成される。

図３に示すように、工程１４（膜厚調整工程）では、第１ポリシリコン層１７ａと第２ポリシリコン層２０ａとのエッチングレートの差を相殺すべく、第２ポリシリコン層２０ａの膜厚を調整（補正）する。エッチング処理における、第１ポリシリコン層１７ａと第２ポリシリコン層２０ａとのエッチングレートの違いから生じる膜厚の残り量の差は、例えば、３２０Åである。つまり、第２ポリシリコン層２０ａの厚みを３２０Å薄くすることにより、第１ポリシリコン層１７ａ及び第２ポリシリコン層２０ａを、同じ時間でエッチング処理を終了することが可能となる。

まず、工程１３で残した第１ポリシリコン層１７ａ上のシリコン酸化膜をマスク３６として、第２ポリシリコン層２０ａをエッチング処理により、例えば、３２０Åの膜厚をエッチングする。エッチング処理は、例えば、ドライエッチング処理である。エッチング処理で用いるエッチングガスは、例えば、塩素（Ｃｌ₂）ガスと酸素（Ｏ₂）ガスとの混合ガスである。エッチングレート比は、例えば、ポリシリコン層（１０）：シリコン酸化膜（１）である。以上により、第２ポリシリコン層２０ｂの厚みは、例えば、１８５０Åから１５３０Åとなる。

工程１５では、マスク３６として用いたシリコン酸化膜を、エッチング処理により除去する。

工程１６では、第１ポリシリコン層１７ａ及び第２ポリシリコン層２０ｂ上に、第１ゲート電極１３及び第２ゲート電極１４（図１参照）を形成するための、第１レジストパターン３７及び第２レジストパターン３８を形成する。まず、第１ポリシリコン層１７ａ及び第２ポリシリコン層２０ｂ上に、図示しないレジスト膜を塗布する。次に、レジスト膜をエッチングすることによって、第１レジストパターン３７及び第２レジストパターン３８を形成する。以上により、第１ポリシリコン層１７ａ上に第１レジストパターン３７が形成されるとともに、第２ポリシリコン層２０ｂ上に第２レジストパターン３８が形成される。

図４に示すように、工程１７（ゲート電極形成工程）では、第１及び第２ゲート電極１３，１４を形成すべく、第１及び第２ポリシリコン層１７ａ，２０ｂと、ゲート絶縁膜３２とを同時にエッチングする。なお、エッチング処理する前の第１ポリシリコン層１７ａの厚みは、上記したように、例えば１７００Åであり、第２ポリシリコン層２０ｂの厚みは、例えば１５３０Åである。

まず、第１レジストパターン３７及び第２レジストパターン３８をマスクとして、第１ポリシリコン層１７ａ及びＮチャネル領域１５におけるゲート絶縁膜３２と、第２ポリシリコン層２０ｂ及びＰチャネル領域１６におけるゲート絶縁膜３２とを、同時にエッチングする。なお、第１ポリシリコン層１７ａのエッチングレートは、例えば、２５００Å／ｍｉｎである。第２ポリシリコン層２０ｂのエッチングレートは、例えば、２２５０Å／ｍｉｎである。エッチング処理で用いるエッチングガスは、例えば、塩素（Ｃｌ₂）、酸素（Ｏ₂）及び臭化水素（ＨＢｒ）の混合ガスである。
これにより、Ｎチャネル領域１５におけるシリコン基板１２上には、第１ゲート絶縁膜１８及び第１ポリシリコン層１７が形成される。Ｐチャネル領域１６におけるシリコン基板１２上には、第２ゲート絶縁膜２１及び第２ポリシリコン層２０が形成される。

以上のように、第１ポリシリコン層１７ａ及び第２ポリシリコン層２０ｂを同時にエッチングするとき、不純物濃度の違いからエッチングレートに差が生じたとしても、予め、エッチングレートの差を相殺するように、第２ポリシリコン層２０ｂの膜厚を調整（補正）しているので、第１及び第２ポリシリコン層１７ａ，２０ｂのエッチング時間を同じにすることが可能となる。これにより、シリコン基板１２をオーバーエッチングすることなく、第１及び第２ポリシリコン層１７ａ，２０ｂと、ゲート絶縁膜３２との不要な部分を除去することができる。

工程１８（ゲート電極形成工程）では、第１ゲート電極１３及び第２ゲート電極１４の側壁に、第１サイドウォール１９及び第２サイドウォール２２を形成する。まず、工程１７で用いた、第１レジストパターン３７と、第２レジストパターン３８とを、エッチングによって除去する。次に、シリコン基板１２上の全体に亘って、例えば、ＣＶＤ法によって、図示しないシリコン酸化膜を堆積する。次に、例えば、異方性のドライエッチングによって、不要なシリコン酸化膜を除去する。これにより、第１ポリシリコン層１７及び第１ゲート絶縁膜１８の側壁に、シリコン酸化膜からなる第１サイドウォール１９が形成される。同時に、第２ポリシリコン層２０及び第２ゲート絶縁膜２１の側壁に、シリコン酸化膜からなる第２サイドウォール２２が形成される。

以上詳述したように、本実施形態の半導体装置の製造方法によれば、以下に示す効果が得られる。
（１）本実施形態の半導体装置の製造方法によれば、膜厚調整工程（工程１４）で、ポリシリコン層形成工程（工程１１）においてドープされた第１ポリシリコン層１７ａ及びドープされていない第２ポリシリコン層２０ａの膜の厚みの調整を、第１ポリシリコン層１７ａのエッチングレートと、第２ポリシリコン層２０ａとのエッチングレートとが実質的に同一になるように行うことから、ゲート電極形成工程（工程１７）で第１ポリシリコン層１７ａと第２ポリシリコン層２０ｂとを同時にエッチングしたとしても、第１ポリシリコン層１７ａ及び第２ポリシリコン層２０ｂのエッチング処理を同じ時間で終了することができる。これにより、第１ポリシリコン層１７ａがオーバーエッチングにならないことから、シリコン基板１２上にピンホールが発生することを抑えることができる。その結果、半導体装置１１の電気的特性の信頼性を維持することができる。

（２）本実施形態の半導体装置の製造方法によれば、第１ポリシリコン層１７ａ及び第２ポリシリコン層２０ａにドープされた不純物３１の濃度に依存して形成されるシリコン酸化膜３４，３５の膜厚差を利用しているので、第２の酸化膜形成工程（工程１３）のエッチング処理によって、第１の酸化膜形成工程（工程１２）で第１ポリシリコン層１７ａ上に形成された第１シリコン酸化膜３４の厚みから、第２ポリシリコン層２０ａ上に形成された第２シリコン酸化膜３５の厚みを除くことによってマスク３６を形成することができる。これにより、例えば、フォトリソグラフィ法のようなレジスト膜を塗布したりレジストパターンを形成したりする工程が不要となる。その結果、かかるコストを抑えることができる。

（変形例１）上記したように、工程１４（膜厚調整工程）のエッチング処理に用いるマスク３６の膜厚は、２００Åに限定されず、ポリシリコン層とマスク３６であるシリコン酸化膜との選択比を基に、エッチング処理を行ってもマスク３６として残ることが可能な、例えば５０Å〜１００Åでもよい。

一実施形態における、半導体装置の構造を示す模式断面図。 半導体装置の製造方法を工程順に示す模式断面図。 半導体装置の製造方法を工程順に示す模式断面図。 半導体装置の製造方法を工程順に示す模式断面図。 従来の半導体装置の製造方法を工程順に示す模式断面図。

符号の説明

１１…半導体装置、１２…半導体基板であるシリコン基板、１３…第１ゲート電極、１４…第２ゲート電極、１５…Ｎチャネル領域、１６…Ｐチャネル領域、１７…第１ポリシリコン層、１７ａ…第１領域である第１ポリシリコン層、１８…第１ゲート絶縁膜、１９…第１サイドウォール、２０，２０ｂ…第２ポリシリコン層、２０ａ…第２領域である第２ポリシリコン層、２１…第２ゲート絶縁膜、２２…第２サイドウォール、３１…不純物、３２…ゲート絶縁膜、３３…ポリシリコン層、３４…第１酸化膜である第１シリコン酸化膜、３５…第２酸化膜である第２シリコン酸化膜、３６…一の膜であるマスク、３７…第１レジストパターン、３８…第２レジストパターン。

Claims (5)

1. 半導体基板上に、不純物がドープされた第１領域と不純物がドープされていない第２領域とを有するポリシリコン層を形成するポリシリコン層形成工程と、
   前記ポリシリコン層における前記第１領域及び前記第２領域の膜厚を調整する膜厚調整工程と、
   前記膜厚を調整したあとの前記第１領域及び前記第２領域を同時にエッチングすることによって、前記第１領域上に第１ゲート電極を形成するとともに前記第２領域上に第２ゲート電極を形成するゲート電極形成工程と、を有し、
   前記膜厚調整工程では、前記第１領域及び前記第２領域の膜厚の調整を、前記ゲート電極形成工程における、前記膜厚調整工程で膜厚を調整したあとの前記第１領域と前記第２領域とをエッチングするエッチングレートが相互に実質的に同一になるように行うことを特徴とする半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法であって、
   前記膜厚調整工程は、前記第２領域の膜の厚みを、前記第１領域と前記第２領域との前記エッチングレートの差を相殺すべく厚みにエッチングすることを特徴とする半導体装置の製造方法。
3. 請求項２に記載の半導体装置の製造方法であって、
   前記ポリシリコン層形成工程のあと、前記ポリシリコン層における前記第１領域上に一の膜を形成する膜形成工程を更に有し、
   前記膜厚調整工程は、前記一の膜をマスクとして前記半導体装置にエッチング処理を施すことにより、前記ポリシリコン層における前記第２領域の厚みを前記エッチングレートの差を相殺すべく厚みにエッチングすることを特徴とする半導体装置の製造方法。
4. 請求項３に記載の半導体装置の製造方法であって、
   前記膜形成工程は、前記第１領域及び前記第２領域を酸化させることにより、前記第１領域及び前記第２領域にドープされた前記不純物の量に依存して、前記第１領域上及び前記第２領域上に形成される酸化膜の厚みが変わる特性を利用しており、
   前記第１領域上に第１酸化膜を形成するとともに前記第２領域上に第２酸化膜を形成する第１の酸化膜形成工程と、
   前記第１酸化膜の厚みから前記第２酸化膜の厚みをエッチング処理によって除くことにより、前記第１領域上に前記一の膜を形成する第２の酸化膜形成工程とを有することを特徴とする半導体装置の製造方法。
5. 請求項１に記載の半導体装置の製造方法であって、
   前記ポリシリコン層における前記第１領域は、前記半導体装置におけるＮチャネル領域に形成されており、
   前記ポリシリコン層における前記第２領域は、前記半導体装置におけるＰチャネル領域に形成されていることを特徴とする半導体装置の製造方法。
   

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