KR0147775B1 - 트랜지스터의 게이트 전극 형성 방법 - Google Patents
트랜지스터의 게이트 전극 형성 방법Info
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Abstract
본 발명은 트랜지스터의 게이트 전극 형성방법에 관한 것으로, 반도체 기판(11)의 소정 영역에 필드산화막(12), 게이트 산화막(13)을 형성한 후 게이트 전극을 형성하는 트랜지스터의 게이트 전극 형성방법에 있어서, 전체 상부에 폴리실리콘막(14), 제1절연막(15)을 차례로 적층한 다음, 상기 제1절연막(15)을 선택식각하여 게이트 전극이 형성될 부위의 상기 폴리실리콘막(14)을 노출시키는 단계; 전체 구조 상부에 제2절연막(16)을 형성한 다음, 상기 제2절연막(16)을 비등방성 식각하여 상기 제1절연막(15) 측벽에 절연막 스페이서(17)를 형성하는 단계; 상기 제2절연막의 비등방성 식각으로 노출된 상기 폴리실리콘막(14') 상부에만 선택적 금속막(18)을 형성하는 단계; 상기 절연막 스페이서(17), 제1절연막(15)을 제거한 다음, 상기 선택적 금속막(18)을 식각마스크로 하여 상기 폴리실리막(14)을 식각하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
Description
제1도는 종래방법에 따라 게이트 전극이 형성된 상태를 나타내는 단면도.
제2a도 내지 제2d도는 본 발명의 일실시예에 따른 게이트 전극 형성 과정을 나타내는 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
15 : 질화막 16 : CVD산화막
17 : 산화막 스페이서 18 : 텅스텐막
19 : 폴리실리콘막
본 발명은 트랜지스터의 게이트 전극 형성방법에 관한 것으로, 특히 초미세 패턴의 게이트 전극을 형성하는 방법에 관한 것이다.
제1도는 종래방법에 따라 폴리사이드 구조의 게이트 전극이 형성된 상태를 나타내는 단면도로, 이를 통하여 종래기술을 개략적으로 살펴보면 다음과 같다.
제1도에 도시된 바와 같이 실리콘 기판(1)에 소정의 필드산화막(2)을 형성하고, 소정 두께의 게이트산화막(3),도핑된 폴리실리콘막(4) 및 실리사이드막(5)을 각각 적층한 후에 감광막패턴(6)을 식각 마스크로 하여 상기 실리사이드막(5),도핑된 폴리실리콘막(4), 게이트산화막(3)을 선택식각 함으로써 게이트 전극을 형성한다.
그러나, 상기 종래방법에 따라 게이트 전극을 형성할 경우 식각 마스크로 사용되는 감광막패턴(6) 형성시에 빛의 난반사, 회절 및 간섭 현상 등으로 인해 원하는 크기의 미세패턴을 형성하는데는 한계가 따른다.
상기 종래 기술의 문제점을 해결하기 위하여 안출된 본 발명은 소정의 스페이서 공정 및 선택적인 텅스텐 증착법을 사용하여 고집적 반도체 소자에 적합한 미세한 크기의 트랜지스터의 게이트 전극 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 소자에 구비된 트랜지스터의 게이트 전극 형성방법에 있어서, 기판 상에 폴리실리콘막과 제1박막을 차례로 적층한 다음, 상기 제1박막을 선택식각하여 게이트 전극이 형성될 부위의 상기 폴리실리콘막이 노출되는 오픈부를 형성하는 단계; 전체구조 상부에 제2박막을 형성한 다음, 상기 제2박막을 비등방성 식각하여 상기 오픈부의 제1박막 측벽에 제2박막 스페이서를 형성하는 단계; 상기 제2박막 스페이서의 형성에 의해 노출된 상기 폴리실리콘막 상부에 선택적증착으로 금속막을 형성하는 단계; 및 상기 제2박막 스페이서와 제1박막을 제거하고, 상기 금속막을 식각마스크로 하여 상기 폴리실리콘막을 식각하는 단계를 포함하여 이루어진다.
이하, 첨부된도면 제2a도 내지 제2d도를 참조하여 본 발명의 일실시예를 상술한다.
먼저, 제2a도에 도시된 바와 같이 실리콘 기판(11)의 비활성영역에 필드산화막(12)을 형성하고, 활성영역의 상기 실리콘 기판(11)에 문턱전압조절용 불순물을 이온 주입한 후에 활성영역에 소정의 게이트 산화막(13)을 형성한 후 상기 구조 전체 상부에 불순물이 도핑된 폴리실리콘막(14)및 질화막(15)을 각각 적층한다.
이어서, 제2b도에서 소정의 사진식각법으로 상기 질화막(15)을 선택식각하여 게이트 전극이 형성될 부위의 상기 폴리실리콘막(14)을 노출시킨 오픈부를 형성한 다음, 전체구조 상부에 화학기상증착(CVD)법에 의한 산화막(16)을 형성한다. 이때, 상기 CVD 산화막(16) 대신 질화막을 증착하여도 동일한 효과를 얻을 수 있다.
계속해서, 제2c도기 CVD산화막(16)을 비등방성 식각하여 상기 오픈부의 질화막(15) 측벽에 산화막 스페이서(17)를 형성한 후, WF6와 H2또는 SiH4가스를 사용하여 상기 노출된 폴리실리콘막(14') 상부에만 선택적으로 텅스텐막(18)을 형성한 다음, 불필요한 텅스텐막은 습식식각으로 제거한다. 이때 상기 노출된 폴리실리콘막(14') 상부에만 선택적으로 형성되는 금속막은 텅스텐 외에 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 등의 다른 전이금속도 가능하다. 또한, 상기 공정에서 불필요한 텅스텐막은 황산(H2SO4)과 과산화수소(H2O2)의 혼합액을 사용한 습식식각 방법으로 제거할 수 있다.
끝으로, 제2d도에 도시된 바와 같이 상기 산화막 스페이서(17) 및 질화막(15)을 각각 습식식각으로 제거한 다음, 상기 텅스텐막(18)과 폴리실리콘막(14)의 식각 속도 차이를 이용하여, 즉 상기 텅스텐막(18)을 식각마스크로 하여, 상기 폴리실리콘막(14)을 식각하므로써 게이트 전극(18, 19)을 완성한다. 이때, 산화막 스페이서는 불화수소(HF) 또는 완충산화막 식각액(Buffered Oxide Etchant)을 사용하여 제거하고, 질화막은 온도 150℃ 이상의 인산(H3PO4) 용액을 사용하여 제거한다.
상기와 같이 이루어지는 본 발명에 따를 경우 초미세 게이트 전극을 형성하기 위해서 감광막 마스크 패턴을 직접 사용하지 않음으로써, 반도체 소자 제조시의 재현성 유지 및 제조수율의 향상을 이룬다.
Claims (6)
- 반도체 소자에 구비된 트랜지스터의 게이트 전극 형성방법에 있어서, 기판 상에 폴리실리콘막과 제1박막을 차례로 적층한 다음, 상기 제1박막을 선택 식각하여 게이트 전극이 형성될 부위의 상기 폴리실리콘막이 노출되는 오픈부를 형성하는 단계; 전체구조 상부에 제2박막을 형성한 다음, 상기 제2박막을 비등방성 식각하여 상기 오픈부의 제1박막 측벽에 제2박막 스페이서를 형성하는 단계; 상기 제2박막 스페이서의 형성에 의해 노출된 상기 폴리실리콘막 상부에 선택적 증착으로 금속막을 형성하는 단계; 및 상기 제2박막 스페이서와 제1박막을 제거하고, 상기 금속막을 식각마스크로 하여 상기 폴리실리콘막을 식각하는 단계를 포함하여 이루어진 트랜지스터의 게이트 전극 형성방법.
- 제1항에 있어서, 상기 제1박막은 질화막인 것을 특징으로 하는 트랜지스터의 게이트 전극 형성방법.
- 제1항에 있어서, 상기 제2박막은 화학기상증착법에 의한 산화막 또는 질화막인 것을 특징으로 하는 트랜지스터의 게이트 전극 형성방법.
- 제1항에 있어서, 상기 금속막은 티타늄, 탄탈늄 및 몰리브덴중 어는 하나인 것을 특징으로 하는 트랜지스터의 게이트 전극 형성방법.
- 제1항에 있어서, 상기 금속막은 텅스텐(W)막인 것을 특징으로 하는 트랜지스터의 게이트 전극 형성방법.
- 제5항에 있어서, 상기 금속막은 형성후 과다한 텅스텐막은 황산(H2SO4)과 과산화수소(H2O2)의 혼합액에서 제거하는 것을 특징으로 하는 트랜지스터의 게이트 전극 형성방법.
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