JPS62206873A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62206873A JPS62206873A JP61049758A JP4975886A JPS62206873A JP S62206873 A JPS62206873 A JP S62206873A JP 61049758 A JP61049758 A JP 61049758A JP 4975886 A JP4975886 A JP 4975886A JP S62206873 A JPS62206873 A JP S62206873A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野]
不発明は半導体装置の製造方法に関する。
[発明の概要〕
本発明は、半導体基板上にトランジスタ及びキャパシタ
を備えた半導体装置のiRaにおい(、ケートを衡を先
に形成し、セルファラインでキャノくシタ及びコンタク
トホールを形成することによりゲート電極とキャパシタ
領域及びゲート電極とコンタクトホールのアライメント
余裕を0にし、高度の微細化に適応しうる素子の形成方
法を提供したものである。
を備えた半導体装置のiRaにおい(、ケートを衡を先
に形成し、セルファラインでキャノくシタ及びコンタク
トホールを形成することによりゲート電極とキャパシタ
領域及びゲート電極とコンタクトホールのアライメント
余裕を0にし、高度の微細化に適応しうる素子の形成方
法を提供したものである。
従来の半導体装置、特にキャパシタを用いる半導体記憶
1[の製造方法は公知のように素子分離領域形成後、溝
堀、す、積み重ね等によるキャパシタ領域の形成を行っ
た後にゲート電極を形成し。
1[の製造方法は公知のように素子分離領域形成後、溝
堀、す、積み重ね等によるキャパシタ領域の形成を行っ
た後にゲート電極を形成し。
コンタクトホールを形成していた。
しかし、前述の従来技術では、キャパシタ領域に対する
ゲート電極のアライメント余裕及びゲート電極に対する
コンタクトホールのアライメント戸 余裕を考慮して記構しなければならず、そのことが素子
の高度な微細【ヒを妨げる要因となっていた。
ゲート電極のアライメント余裕及びゲート電極に対する
コンタクトホールのアライメント戸 余裕を考慮して記構しなければならず、そのことが素子
の高度な微細【ヒを妨げる要因となっていた。
そこで本発明はこのような問題点を解決するもので、そ
の目的とすることは、キャパシタ領域とゲート電極のア
ライメント余裕及びゲート電極とコンタクトホールのア
ライメント余裕を0にして、素子の高度な微細化を容易
にする半導体装ばの製遣方法を提供することにある。
の目的とすることは、キャパシタ領域とゲート電極のア
ライメント余裕及びゲート電極とコンタクトホールのア
ライメント余裕を0にして、素子の高度な微細化を容易
にする半導体装ばの製遣方法を提供することにある。
本発明の半導体装置の製造方法は、ゲートに極を先に形
成し、セルファラインでキャパシタ及びコンタクトホー
ルを形成することを特徴とする。
成し、セルファラインでキャパシタ及びコンタクトホー
ルを形成することを特徴とする。
以下第111Kにより詳細に実施例を説明する。
工程1・・・第11凶(a)
P型半導体基板101上に素子分離用酸化膜102全形
成した後ゲート酸化膜106を熱酸化法によシ形成し、
その上に第1の多結晶シリコン104を2000〜aO
o o X化学的気相成長法で形成し800〜1000
℃でリンを熱拡散する。
成した後ゲート酸化膜106を熱酸化法によシ形成し、
その上に第1の多結晶シリコン104を2000〜aO
o o X化学的気相成長法で形成し800〜1000
℃でリンを熱拡散する。
次に化学的気相成長法で2000〜4000Aの第1の
窒化膜105ft形戊した後、1000〜1200℃で
該dA1の窒化膜105の表面に100〜200^の熱
酸化膜106を形成する。
窒化膜105ft形戊した後、1000〜1200℃で
該dA1の窒化膜105の表面に100〜200^の熱
酸化膜106を形成する。
工程2・・・第1GEl(t+)
レジストバターy’lマスクに該熱酸化膜106をエツ
チングし、該熱酸化膜106をマスクに該第1の窒化膜
105をエツチングし、該第1の窒化膜105をマスク
に該第1の多結晶シリコン106をエツチングした後、
N型不純物をイオン注入し熱アニールを行うことにより
N型拡散層107及び108′f:形成する。
チングし、該熱酸化膜106をマスクに該第1の窒化膜
105をエツチングし、該第1の窒化膜105をマスク
に該第1の多結晶シリコン106をエツチングした後、
N型不純物をイオン注入し熱アニールを行うことにより
N型拡散層107及び108′f:形成する。
工程6・・・第1図(C)
化学的気相成長法で第2の窒fヒ膜を2000^〜ao
ooX全面に形成した後に、リアクティブイオンで全面
エツチングし、窒化膜サイドウオール109を形成する
。
ooX全面に形成した後に、リアクティブイオンで全面
エツチングし、窒化膜サイドウオール109を形成する
。
工程4・・・第1図(d)
該Nfi拡散層107をレジストパター7110でマス
クした後、該ゲート酸化膜103の一部を希弗酸で除去
する@ 工a5・・・第1図(0) 該レジストパターン110及び該素子分離用酸化膜10
2.該第1の窒化膜107.該窒化膜丈イドウオール1
09會マスクに該Pfi半導体基板IQ1’iiリアク
ティブイオンで5〜5μエツチングし、キャパシタ領域
111を形成する。
クした後、該ゲート酸化膜103の一部を希弗酸で除去
する@ 工a5・・・第1図(0) 該レジストパターン110及び該素子分離用酸化膜10
2.該第1の窒化膜107.該窒化膜丈イドウオール1
09會マスクに該Pfi半導体基板IQ1’iiリアク
ティブイオンで5〜5μエツチングし、キャパシタ領域
111を形成する。
工程6・・・第1図(f)
該レジストパターン110を除去した後膣キャパシタ領
域111を熱酸化しキャパシタ酸化膜112を形成した
後、化学的気相成長法で第2の多結晶シリコン115を
形成しレジストパターンをマスクに該第2の多結晶シリ
コン113をエツチングし、キャパシタを極を形成する
◎工程7・・・第1図(g) 化学的気相成長法により眉間絶縁用酸化膜114を30
00〜6000^形成する。
域111を熱酸化しキャパシタ酸化膜112を形成した
後、化学的気相成長法で第2の多結晶シリコン115を
形成しレジストパターンをマスクに該第2の多結晶シリ
コン113をエツチングし、キャパシタを極を形成する
◎工程7・・・第1図(g) 化学的気相成長法により眉間絶縁用酸化膜114を30
00〜6000^形成する。
工程8・・・第1図翰
レジストパターンをマスクに該層間絶縁用酸化膜114
をエツチングし、コンタクトホールを形成した後配線材
料用ALをスパッタ法により形成する。
をエツチングし、コンタクトホールを形成した後配線材
料用ALをスパッタ法により形成する。
以上述べたように発明によればゲート電極に対しセルフ
ァラインでキャパシタ及びコンタクトホールを形成でき
るため、高度の微細化を容易に行えるという効果を有す
る。
ァラインでキャパシタ及びコンタクトホールを形成でき
るため、高度の微細化を容易に行えるという効果を有す
る。
第1図(a)〜(ロ)は本発明の半導体装ひの工程全表
わす主要断面■。 101・・・P型半導体基板 102・・・素子分離用酸化膜 105・・・ゲート酸化膜 104・・・第1の多結晶シリコン膜 105・・・第1の窒化膜 106・・・熱酸化膜 107.108・・・N型拡散層 109・・・窒1ヒ膜サイドウオール 110・・・レジストパターン ′( 7111・・・キャパシタ領域 112・・・キャパシタ酸化膜 115・・・第2の多結晶シリコン 114・・・1−間絶縁用酸化膜 115・・・M配線材料 以 上
わす主要断面■。 101・・・P型半導体基板 102・・・素子分離用酸化膜 105・・・ゲート酸化膜 104・・・第1の多結晶シリコン膜 105・・・第1の窒化膜 106・・・熱酸化膜 107.108・・・N型拡散層 109・・・窒1ヒ膜サイドウオール 110・・・レジストパターン ′( 7111・・・キャパシタ領域 112・・・キャパシタ酸化膜 115・・・第2の多結晶シリコン 114・・・1−間絶縁用酸化膜 115・・・M配線材料 以 上
Claims (1)
- 半導体基板上に、トランジスタとキャパシタを備えた
半導体装置の製造にあたり、ゲート電極を先に形成し、
セルフアラインでキャパシタ及びコンタクトホールを形
成することを特徴とする半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61049758A JP2707536B2 (ja) | 1986-03-07 | 1986-03-07 | 半導体装置の製造方法 |
US07/021,055 US4826781A (en) | 1986-03-04 | 1987-03-02 | Semiconductor device and method of preparation |
EP87301846A EP0236123A3 (en) | 1986-03-04 | 1987-03-03 | A semiconductor device and method for preparing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61049758A JP2707536B2 (ja) | 1986-03-07 | 1986-03-07 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62206873A true JPS62206873A (ja) | 1987-09-11 |
JP2707536B2 JP2707536B2 (ja) | 1998-01-28 |
Family
ID=12840087
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61049758A Expired - Lifetime JP2707536B2 (ja) | 1986-03-04 | 1986-03-07 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2707536B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62262455A (ja) * | 1986-05-09 | 1987-11-14 | Seiko Epson Corp | 半導体装置の製造方法 |
US8440954B2 (en) | 2009-12-16 | 2013-05-14 | Sony Corporation | Solid-state image pickup device with a wiring becoming a light receiving surface, method of manufacturing the same, and electronic apparatus |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51130178A (en) * | 1975-05-07 | 1976-11-12 | Hitachi Ltd | Semiconductor memory |
JPS6016459A (ja) * | 1983-07-08 | 1985-01-28 | Nec Corp | 読み出し専用記憶装置 |
-
1986
- 1986-03-07 JP JP61049758A patent/JP2707536B2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51130178A (en) * | 1975-05-07 | 1976-11-12 | Hitachi Ltd | Semiconductor memory |
JPS6016459A (ja) * | 1983-07-08 | 1985-01-28 | Nec Corp | 読み出し専用記憶装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62262455A (ja) * | 1986-05-09 | 1987-11-14 | Seiko Epson Corp | 半導体装置の製造方法 |
US8440954B2 (en) | 2009-12-16 | 2013-05-14 | Sony Corporation | Solid-state image pickup device with a wiring becoming a light receiving surface, method of manufacturing the same, and electronic apparatus |
Also Published As
Publication number | Publication date |
---|---|
JP2707536B2 (ja) | 1998-01-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |