JPS6297331A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置の製造方法に関し、詳しくは微細
パターン形成に際してのエツチング手段を改良した半導
体装置の製造方法に係わる。

〈従来の技術） 近年、多結晶シリコンゲートのエツチングにはりアクテ
ィブイオンエツチング等のサイドエツチングの殆ないエ
ツチング方法が採用されている。

しかしながら、かかる方法はオーバーハング部ではサイ
ドエツチングがないことに災いして多結晶シリコンがオ
ーバーハング部の下に残存するという不都合さがあった
。これを、第３図（ａ）〜（ｈ）に示すｎチャンネルに
二層多結晶シリコンゲートを有するＭＯＳダイナミック
ＲＡＭの製造工程を例にして以下に説明する。

まず、（１００）の結晶面を有するρ型シリコン基板１
に選択酸化法により厚さ　７０００人のフィールド酸化
膜２を形成すると共に、同酸化膜２で分離された素子領
域３を形成する（第３図（ａ）図示）。

次いで、熱酸化処理を施して厚さ３００人の第１ゲート
酸化膜４を形成した後、全面に厚さ６０００人の燐ドー
プ多結晶シリコン膜を堆積する。つづいて、写真蝕刻法
により多結晶シリコン膜をパターニングして第１層ゲー
ト電極５を形成した後、同電極５をマスクとして前記酸
化１１１！４をエツチング除去する（同図（ｂ）図示）
。

次いで、８５０℃のスチーム雰囲気中で例えば１００分
間熱酸化を行なう。この時、同図（Ｃ）に示すように燐
ドープ多結晶シリコンからなる第１層ゲートＮ極５周囲
には、例えば厚さ４０００人の酸化膜６が、露出したシ
リコン基板１上には例えば厚さ１２００人の薄い酸化膜
６′が、夫々成長される。

また、多結晶シリコンからなる第１１ゲート電極５段部
では下面も酸化されて酸化膜が成長されるため、該電極
５の端部が持上げられてオーバーハング部７．７′が形
成される。

次いで、シリコン基板１上の酸化１１１６′を例えば弗
化アンモニウム液でエツチング除去する。この時、同図
（ｄ）に示すように多結晶シリコンからなの第１！！ｉ
ゲート電極５上の酸化［１６もエツチングされて膜厚が
２５００人となる。つづいて、同図（ｅ）に示すように
１０００℃の熱酸化を行なうことにより厚さ６００人の
酸化ｌｌｌ８を成長させた。ひきつづき、全面に厚さ４
０００人の燐ドープ多結晶シリコン膜９を堆積する。こ
の時、同図（ｆ）に示すように第１１１１ゲートＮ極５
端部のオーバーハング部７．７−が多結晶シリコンＩ！
！９で埋め込まれる。

次いで、写真蝕刻法により多結晶シリコンＩｌ！９をパ
ターニングしてメモリセル部に第２層ゲート電極１０を
、周辺回路にゲート１ｉ！極１０−を、夫々形成する。

この時、多結晶シリコン１１９のエツチングには等方性
エツチング法（例えばプラズマエツチング法）を用い、
充分オーバーエツチングして前記オーバーハング部７．
７−の多結晶シリコン部分が残らないように完全に除去
する。その後、前記ゲート７！Ｉｉ！ｉｏ、１０′をマ
スクとして酸化ｌｌ１８をエツチングしてメモリセル部
に第２ゲート酸化慢１１、周辺回路にゲートａ化膜１１
′を、夫々形成する（同図（ｑ）図示）。

以下、常法に従ってメモリセルの基板１部分にデジット
ラインとしのｎ＋領域１２を、周辺回路の基板１部分に
ｎ＋型のソース、ドレイン領域１３．１４を形成し、更
にＣＶＤ−８ｉ　０２　Ｉ！１１５を堆積した後、コン
タクトホール１６を開孔し、Ａ℃配線１７を形成してＭ
ＯＳダイナミックＲＡＭを製造する（同図（ｉｔ）図示
）。

しかしながら、上述した従来法にあっては第２樗ゲート
電極１０やゲート電極１０−を形成するための等方性エ
ツチングにおいて、多結晶シリコン摸９をオーバーハン
グ部７．７′に多結晶シリコンが残らないように充分オ
ーバーエツチングするため、周辺回路のゲート電極１０
′も相当オーバーハングされる。その結果、ゲート長が
細くなり、いわゆるショートチャンネル効果、バンチス
ルー現象を発生する問題があった。これを防ぐためには
、ゲート電極１０′を形成する際の写真蝕刻時のレジス
ト寸法を大きくする必要があり、素子の集積化に支障と
なる。

このようなことから、既述した多結晶シリコン躾をリア
クティブイオンエツチングなどのサイドエツチングの全
（ないか、或いは殆ないエツチング方法が採用され、素
子の集積化に大きく貢献している。

しかしながら、上述したダイナミックＲＡＭの製造工程
において、す７クテイブイオンエツチング法により第２
の多結晶シリコン膜をエツチングすると、第４図に示す
ようにサイドエツチングがないため、オーバーハング部
７に多結晶シリコン１８が残存する。これと同様な問題
は、オーバーハング構造のみならず、垂直又は垂直に近
い段差部上の？Ｉｌ１ＭＩをリアクティブイオンエツチ
ング法でエツチングする場合にも生じる。即ち、第５図
（ａ）に示すように垂直な段差部１９に多結晶シリコン
躾２０を堆積した後、これをリアクティブイオンエツチ
ング法でエツチングすると、サイドエツチングがないた
め、第５図（ｂ）に示すように段差部１９の側面に多結
晶シリコン２１がエツチングされずに残存する。

一方、段差部を有する半導体基板上に微細パターンを形
成する技術として、特開昭５５−９１１３０号公報の発
明が知られている。この発明は、段差部を有する半導体
基板表面に形成された被膜を選択的にエツチングするに
際し、前記被膜をエツチングマスクを対して垂直方向に
選択性があるエツチングを行ない、つづいて前記段差部
に残存した被膜を等方向に１ツチングする半導体装置の
製造方法である。しかしながら、かかる方法ではマスク
を対して垂直方向に選択性があるエツチング後において
はマスクに忠実な高精度のパターンが形成されるが、ひ
きつづいて行われる等方向のエツチングによりマスク下
のパターンがサイドエツチングされる。換言すれば、前
記方法では段差部でのエツチング残りが解消されるだけ
で、等方向エツチングのみを行なった場合と同様、パタ
ーンがサイドエツチングされ、高精度のパターン形成が
困難となる。

（発明が解決しようとする８題点） 本発明は、上記従来の問題点を解決するためになされた
もので、半導体基板上に形成されたオーバーハング部も
しくは段差部でのエツチング残りを防止できると共に、
該オーバーハング部もしくは段差部以外の領域において
サイドエツチングのない高精度の被膜パターンの形成が
可能な半導体装置の製造方法を提供しようとするもので
ある。

［発明の構成］ （問題点を解決するための手段） 本発明は、半導体基板に形成されたオーバーハング部も
しくは垂直に近い側面を有する段差部を含む全面に被膜
を堆積する工程と、このｌ！ｌ１ｌＦに第１のマスク材
を前記オーバーハング部もしくは段差部が存在しない所
望の被膜領域が露出するように形成する工程と、このマ
スク材を用いて露出した前記被１領域を基板に対して略
垂直方向に入射する気状イオンにより選択エツチングす
る工程と、前記第１のマスク材を除去した後、再度、第
２のマスク材を残存被膜を含む基板上に少なくとも前記
オーバーハング部もしくは段差部上の残存被膜領域が露
出するように形成する工程と、この第２のマスク材を用
いて露出した前記残存被膜領域を等方性又は等方性に近
いエツチング手段により選択エツチングして被膜パター
ンを形成する工程とを具備したこを特徴とする半導体装
置の製造方法である。

上記被膜としては、例えばゲートＭ極や配線となる多結
晶シリコン膜、不純物ドープ多結晶シリコン膜、金属シ
リサイド膜、もしくはＡｎ、Ｐｔ、Ｗなどの金属摸、又
は層間絶縁やパッシベーショントなルＣＶＤ−８ｉ　０
２１１Ｌ燐硅化ガラス（ＰＳＧ膜）、シリコン窒化膿、
アルミナＩＩＩ等を挙げることができる。

上記マスク材としては、例えばレジストパターン、該レ
ジストパターンを用いて形成された絶縁摸パターン等を
挙げることができる。

上記基板に対して略垂直方向に入射する気状イオンによ
るエツチングは、サイドエツチングのないマスク材に忠
実なパターニングを行なうために用いられる。かかるエ
ツチング手段としては、例えばリアクティブイオンエツ
チング法、反応性イオンご一ムエッチング法等を挙げる
ことができる。

上記等方性もしくは等方性に近いエツチングは、オーバ
ーハング部もしくは段差部に気状イオンによる選択エツ
チング後の残存被膜が残ることなく、該残存被膜をバタ
ーニングするために用いられる。

かかるエツチング手段としては、例えば湿式エツチング
法、プラズマエツチング法等を挙げることができる。

（作用） 本発明によれば、被膜上に第１のマスク材をオーバーハ
ング部もしくは段差部が存在しない所望の被膜領域が露
出するように形成した後、該マスフ材を用いて露出した
前記被膜領域を基板に対して略垂直方向に入射する気状
イオンにより選択エツチングすることによって、前記オ
ーバーハング部もしくは段差部以外の領域においてサイ
ドエツチングのない第１のマスク材に忠実なバターニン
グを行なうことができる。つづいて、前記第１のマスク
材を除去した後、再度、第２のマスク材を残存被膜を含
む基板上に少なくとも前記オーバーハング部もしくは段
差部上の残存被膜領域が露出するように形成した後、該
第２のマスク材を用いて露出した前記残存被膜領域を等
方性又は等方性に近いエツチング手段により選択エツチ
ングすることによって、前記オーバーハング部もしくは
段差部に残存被膜が残ることなくバターニングできる。

この時、前記気状イオンによるエツチングでバターニン
グされた前記オーバーハング部もしくは段差部以外の領
域上の被膜パターンや同領域上における同エツチングに
よるエツチング面は前記第２のマスク材で覆われている
ため、等方性又は等方性に近いエツチングに際してサイ
ドエツチングされるのを防よできる。従って、半導体基
板上に形成されたオーバーハング部もしくは段差部での
エツチング残りを防止できると共に、該オーバーハング
部もしくは段差部以外の領域においてサイドエツチング
のない高精度の被膜パターンを形成でき、ひいては高集
積度で高信頼性の半導体装置を得ることができる。

（発明の実施例） 以下、本発明をｎチャンネル二層多結晶シリコンゲート
構造を有するＭＯＳダイナミックＲＡＭに適用した例に
ついて第１図（ａ）〜（ｄ）を参照して説明する。

まず、前述した第３図（ａ）〜（ｆ）の工程に準じてｐ
型シリコン基板１の素子領域（メモリセル部）に第１層
ゲート電極５、層間絶縁躾として酸化ｌｌ１６、及びメ
モリセルの第２ゲート酸化躾、周辺回路のゲート酸化膜
となる酸化膜８を形成し、更に厚さ４０００人の第２の
燐ドープ多結晶シリコンｌｌｌ９を堆積した後、写真蝕
刻法によりメモリセル部及び周辺回路部のゲート電極予
定部を覆う第１のマスク材としてのレジスト１１２２ｔ
　、２２２を形成した（第１図（ａ）図示）。つづいて
、これらレジスト膜２２２　、２２２をマスクとしてリ
アクティブイオンエツチングを施した。この時、リアク
ティブイオンエツチングはサイドエツチングが少ないこ
とから同図（１））に示すように燐ドープ多結晶シリコ
ン膜９がバターニングされ、周辺回路部にレジスト１Ｉ
２２２に忠実なゲート電極１０′が形成された。また、
メモリセル部には多結晶シリコン膜９′が残存した。

次いで、レジスト膜２２１．２２２を除去した後、再度
、写真蝕刻法によりメモリセル部の第２層ゲート電極予
定部及び周辺回路部を覆う第２のマスク材としてのレジ
スト９２３．．２３２を形成したく同図（Ｃ）図示）。

この時、第１１！！ゲート電極５端部の持ち上りにより
形成されたオーバーハング部７に対応する部分がレジス
ト膜２３１．２３２から露出した。つづいて、レジスト
膜２３．．２３２をマスクとしてＣＦ４プラズマガスに
より露出した残存多結晶シリコン躾９′を選択エツチン
グした。

この時、プラズマガスによるエツチングは等方性である
ことから、同図（ｄ）に示すようにオーバーハング部７
に多結晶シリコンが残ることなく第２層ゲート電極１０
が形成された。なお、周辺回路部はレジストＩ！１２３
２で覆われているため、該周辺回路部に既に形成された
ゲート電極１０−はエツチングされない。

以下、レジスト［２３２，２３２を除去した後、前述し
た第３図（Ｑ）、（ｈ）の工程に準じてＭＯＳダイナミ
ックＲＡＭを製造した。

しかして、本実施例においては、第２の多結晶シリコン
膜を第１、第２のマスク材を用い、第１のマスク材での
選択エツチングをリアクティブイオンエツチング法を採
用し、第２のマスク材での選択エツチングを等方性エツ
チングを採用することによってメモリセル部におけるオ
ーバーハング部での多結晶シリコンのエツチング残りを
解消できると共に、周辺回路部にサイドエツチングのな
いマスクに忠実なゲート電極を形成でき、高集積度で高
信頼性のＭＯＳダイナミックＲＡＭを得ることができた
。

なお、本発明方法は上述したＭＯＳダイナミックＲＡＭ
に限らず、以下に説明する第２図（ａ）〜（Ｃ）の工程
により被膜パターンを形成してもよい。

まず、第２図（ａ）に示すように段差部１０１を含む全
面に多結晶シリコン！ｌ１１０２を堆積した後、写真蝕
刻法により段差部１０１付近上の多結晶シリコンｐｌＡ
１０２部分を覆う第１のマスク材としてのレジスト１１
１１０３１　、段差部１０１の存在しない多結晶シリコ
ン膜１０２部分を覆う同マスク材としてのレジストパタ
ーン１０３２を形成した。

次いで、前記レジスト膜１０３１．１０３２をマスクと
して多結晶シリコンＷＡ１０２をリアクティブイオンエ
ツチング法によりバターニングした。この時、レジスト
膜１０３　、．１０３２に忠実な多結晶シリコン膜１０
４１　、１０４２が残存すると共に、レジスト［１０３
，から露出する段差部１０１にエツチング残り１０４が
形成され、かつ該エツチング残り１０４と繋がる多結晶
シリコン膜１０２′が形成されると共に、段差部１０１
の存在しな領域上にレジストｆｉｌ１０３２に忠実な多
結晶シリコンパターン１０５１が形成される。ひきつづ
き、レジスト膜１０３１．１０３２を除去し、再度、写
真蝕刻法により残存多結晶シリコンＤ１１０２　＝の段
差部１０１方向の端部が露出するように覆った第２のマ
スク材としてレジスト膜１０６１及び前記多結晶シリコ
ンパターン１０５１全体を覆った同マスク材としてのレ
ジスト膜１０６２を形成したく同図（ｂ）図示）。

次いで、前記レジスト［９１０６、，１０６２をマスク
としてプラズマエツチングを行なった。この時、レジス
ト１１１０６．から露出する残存多結晶シリコン８１１
０２−ｔは段差部１０１にエツチング残りが生じること
なくパターニングされ、多結晶シリコンパターン１０５
２が形成された。一方、レジスト膜１０６２で覆われた
領域はエツチングされないため、該レジスト１Ｉ１１０
６２により全体が覆われた多結晶シリコンパターン１０
５１　はエツチングされず、高精度のパターニング状態
が保持されたく同図（Ｃ）図示）。

［発明の効果１ 以上詳述した如く、本発明によればオーバーハング部も
しくは段差部でのエツチング残りを防止できると共に、
他の領域でのサイドエツチングを防止して高精度かつ微
細なゲート電極や配線等の被膜パターンを形成でき、ひ
いては＾信頼性、高集積化を達成した半導体装置の製造
方法を提供できる。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明の実施例におけるＭＯＳ
ダイナミックＲＡＭの製造工程を示す断面図、第２図（
ａ）〜（Ｃ）は本発明の池の実施例を示す平面図、第３
図（ａ）〜（ｈ）は従来法によるＭＯＳダイナミックＲ
ＡＭの製造工程を示す断面図、第４図は従来法による問
題点である第１ＲゲートＮ極のオーバーハング部に多結
晶シリコンのエツチング残りが生じた状態を示す断面図
、第５図（ａ）、（ｂ）は従来法の問題点である段差部
を有する部分での多結晶シリコン膜のバターニング工程
を示す断面図である。 １・・・ｐ型シリコン基板、２・・・フィールド酸化膜
、５・・・第１Ｐゲート電極、７．７′・・・オーバー
ハング部、９．１０２・・・多結晶シリコン摸、１０、
・・・第２層ゲート電極、１０”・・・ゲート電極、１
２・・・ｎ＋拡散層、１３・・・ｎ＋型ソース領域、１
４・・・ｎ＋型ドレイン領戚、２２１　、２２２．２３
．．２３２．１０３１．１０３２．１０６　ｓ　、　１
０６２・・・レジスト膜、１０１・・・段差部、１０５
１．１０５２・・・多結晶シリコンパターン。

Claims (3)

【特許請求の範囲】
1. （１）、半導体基板に形成されたオーバーハング部もし
   くは垂直に近い側面を有する段差部を含む全面に被膜を
   堆積する工程と、この被膜上に第１のマスク材を前記オ
   ーバーハング部もしくは段差部が存在しない所望の被膜
   領域が露出するように形成する工程と、このマスク材を
   用いて露出した前記被膜領域を基板に対して略垂直方向
   に入射する気状イオンにより選択エッチングする工程と
   、前記第１のマスク材を除去した後、再度、第２のマス
   ク材を残存被膜を含む基板上に少なくとも前記オーバー
   ハング部もしくは段差部上の残存被膜領域が露出するよ
   うに形成する工程と、この第２のマスク材を用いて露出
   した前記残存被膜領域を等方性又は等方性に近いエッチ
   ング手段により選択エッチングして被膜パターンを形成
   する工程とを具備したこを特徴とする半導体装置の製造
   方法。
2. （２）、被膜が多結晶シリコン又は金属シリサイドから
   なることを特徴とする特許請求の範囲第１項記載の半導
   体装置の製造方法。
3. （３）、オーバーハング部が二層ゲート電極構造の第１
   層ゲート電極の持上がりにより形成されたものであるこ
   とを特徴とする特許請求の範囲第１項記載の半導体装置
   の製造方法。