JPH04321228A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04321228A JPH04321228A JP9016991A JP9016991A JPH04321228A JP H04321228 A JPH04321228 A JP H04321228A JP 9016991 A JP9016991 A JP 9016991A JP 9016991 A JP9016991 A JP 9016991A JP H04321228 A JPH04321228 A JP H04321228A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［発明の目的］
【０００１】
【産業上の利用分野】本発明は半導体装置の素子分離領
域の製造方法に関するものである。
域の製造方法に関するものである。
【０００２】
【従来の技術】従来の半導体製造方法は，半導体基板表
面上に酸化膜を形成し，前記酸化膜上に耐酸化性膜を堆
積し、前記耐酸化性膜をマスクとしてパタ−ニングした
後、半導体基板を選択的に酸化させ、半導体基板 ２０
１表面部に半導体装置の素子分離領域となるフィ−ルド
酸化膜 ２０１を形成し、続いて、半導体基板 ２０１
を露出させ、半導体装置の素子領域にゲ−ト酸化膜２０
３を形成する。 この時点で図８に至る。続いて、このゲ−ト酸化膜 ２
０３および、前記フィ−ルド酸化膜 ２０３上にゲ−ト
電極層を形成するものである。
面上に酸化膜を形成し，前記酸化膜上に耐酸化性膜を堆
積し、前記耐酸化性膜をマスクとしてパタ−ニングした
後、半導体基板を選択的に酸化させ、半導体基板 ２０
１表面部に半導体装置の素子分離領域となるフィ−ルド
酸化膜 ２０１を形成し、続いて、半導体基板 ２０１
を露出させ、半導体装置の素子領域にゲ−ト酸化膜２０
３を形成する。 この時点で図８に至る。続いて、このゲ−ト酸化膜 ２
０３および、前記フィ−ルド酸化膜 ２０３上にゲ−ト
電極層を形成するものである。
【０００３】しかしながら、この従来の半導体製造方法
では、半導体装置の素子分離領域となるフィ−ルド酸化
膜端部の膜厚とゲ−ト酸化膜の膜厚とにおいて、図８に
示す様にフィ−ルド酸化膜端部の膜厚が厚くなればなる
程、半導体装置の素子領域にゲ−ト酸化膜を形成する際
に酸化剤の供給が少なくなり、全体として膜厚が一定と
はならず、ゲ−ト酸化膜端部の膜厚が薄くなる（ 薄膜
化 ）。さらに、図８に示すように、膜厚を十分にとろ
うとするとフィ−ルド酸化膜端部下の半導体基板へのス
トレスが働くために結晶欠陥が多く発生する。これらの
ことから、ゲ−ト酸化膜上に形成する配線層と半導体基
板との絶縁性が低下するために、半導体装置の素子の信
頼性が低下することになる。
では、半導体装置の素子分離領域となるフィ−ルド酸化
膜端部の膜厚とゲ−ト酸化膜の膜厚とにおいて、図８に
示す様にフィ−ルド酸化膜端部の膜厚が厚くなればなる
程、半導体装置の素子領域にゲ−ト酸化膜を形成する際
に酸化剤の供給が少なくなり、全体として膜厚が一定と
はならず、ゲ−ト酸化膜端部の膜厚が薄くなる（ 薄膜
化 ）。さらに、図８に示すように、膜厚を十分にとろ
うとするとフィ−ルド酸化膜端部下の半導体基板へのス
トレスが働くために結晶欠陥が多く発生する。これらの
ことから、ゲ−ト酸化膜上に形成する配線層と半導体基
板との絶縁性が低下するために、半導体装置の素子の信
頼性が低下することになる。
【０００４】
【発明が解決しようとする課題】本発明は従来技術の課
題を解消するためになされたものであり、ゲ−ト酸化膜
端部の膜厚の改良を行なうこと、およびゲ−ト酸化膜端
部下の半導体基板へのストレスを軽減することを可能と
することにより、ゲ−ト酸化膜上に形成する配線層と半
導体基板との絶縁性の低下を軽減する。 ［発明の構成］
題を解消するためになされたものであり、ゲ−ト酸化膜
端部の膜厚の改良を行なうこと、およびゲ−ト酸化膜端
部下の半導体基板へのストレスを軽減することを可能と
することにより、ゲ−ト酸化膜上に形成する配線層と半
導体基板との絶縁性の低下を軽減する。 ［発明の構成］
【０００５】
【課題を解決するための手段】従来の技術的課題を解決
するために、本発明は、耐酸化性膜を半導体基板上にパ
タ−ニングする工程と、前記半導体基板上に素子分離領
域を形成するために、前記耐酸化性膜をマスクにして半
導体基板を選択的に酸化させ第１のフィ−ルド酸化膜を
形成する工程と、前記耐酸化性膜をエッチングを用いて
除去し、そのパタ−ンの大きさを小さくする工程と、こ
のパタ−ンの大きさが小さくなった耐酸化性膜をマスク
にして、第２のフィ−ルド酸化膜を形成する工程と、前
記パタ−ンの大きさが小さくなった耐酸化性膜を除去し
前記半導体基板表面を露出させ、その上にゲ−ト酸化膜
を形成する工程と、前記第１のフィ−ルド酸化膜、前記
第２のフィ−ルド酸化膜および前記ゲ−ト酸化膜上にゲ
−ト電極層を形成する工程を有する。
するために、本発明は、耐酸化性膜を半導体基板上にパ
タ−ニングする工程と、前記半導体基板上に素子分離領
域を形成するために、前記耐酸化性膜をマスクにして半
導体基板を選択的に酸化させ第１のフィ−ルド酸化膜を
形成する工程と、前記耐酸化性膜をエッチングを用いて
除去し、そのパタ−ンの大きさを小さくする工程と、こ
のパタ−ンの大きさが小さくなった耐酸化性膜をマスク
にして、第２のフィ−ルド酸化膜を形成する工程と、前
記パタ−ンの大きさが小さくなった耐酸化性膜を除去し
前記半導体基板表面を露出させ、その上にゲ−ト酸化膜
を形成する工程と、前記第１のフィ−ルド酸化膜、前記
第２のフィ−ルド酸化膜および前記ゲ−ト酸化膜上にゲ
−ト電極層を形成する工程を有する。
【０００６】このように第１のフィ−ルド酸化膜よりも
第２のフィ−ルド酸化膜の膜厚を薄くすることにより、
半導体装置の素子領域上に形成されるゲ−ト酸化膜端部
の膜厚が薄くなる状態（ 薄膜化 ）を軽減することが
でき、尚かつゲ−ト酸化膜端部下の半導体基板ヘのスト
レスも軽減されるので、ゲ−ト酸化膜上に形成する配線
層と半導体基板との絶縁性が向上し、半導体装置におい
て信頼性の高い素子が製造される。
第２のフィ−ルド酸化膜の膜厚を薄くすることにより、
半導体装置の素子領域上に形成されるゲ−ト酸化膜端部
の膜厚が薄くなる状態（ 薄膜化 ）を軽減することが
でき、尚かつゲ−ト酸化膜端部下の半導体基板ヘのスト
レスも軽減されるので、ゲ−ト酸化膜上に形成する配線
層と半導体基板との絶縁性が向上し、半導体装置におい
て信頼性の高い素子が製造される。
【０００７】
【作用】本発明では、耐酸化性膜をマスクとして用い、
半導体基板を二段に酸化し、第１のフィ−ルド酸化膜の
膜厚よりも第２のフィ−ルド酸化膜の膜厚を薄くするこ
とにより、素子領域上に形成されるゲ−ト酸化膜の形成
時に酸化剤が十分に供給されるために薄膜化を防ぐこと
ができ、膜厚が改善され、同時に半導体基板に対するス
トレスも軽減されるために、ゲ−ト酸化膜上に形成され
る配線層と半導体基板との間における絶縁性が向上され
る。
半導体基板を二段に酸化し、第１のフィ−ルド酸化膜の
膜厚よりも第２のフィ−ルド酸化膜の膜厚を薄くするこ
とにより、素子領域上に形成されるゲ−ト酸化膜の形成
時に酸化剤が十分に供給されるために薄膜化を防ぐこと
ができ、膜厚が改善され、同時に半導体基板に対するス
トレスも軽減されるために、ゲ−ト酸化膜上に形成され
る配線層と半導体基板との間における絶縁性が向上され
る。
【０００８】
【実施例】以下、本発明の実施例を図１〜図７を参照し
て説明する。
て説明する。
【０００９】まず、半導体基板１０１ 表面上に酸化膜
１０２ を３５０ オングストロ−ム程形成し、その上
に多結晶シリコン１０３ を１０００オングストロ−ム
程堆積させ、その上に耐酸化性膜として窒化シリコン膜
１０４ を１５００オングストロ−ム程形成させる。更
にその上に多結晶シリコン膜１０５ を５００ オング
ストロ−ム程堆積させ、その上に耐酸化性膜として窒化
シリコン膜１０６ を５００ オングストロ−ム程形成
させ、その上に多結晶シリコン膜１０７ を３５００オ
ングストロ−ム程堆積させる。その上にレジスト１０８
を塗布し、このレジストをパタ−ニングして、図１に
至る。 ここでは、酸化膜１０２，は熱酸化により形成され、多
結晶シリコン膜１０３，１０５ １０７ 、窒化シリコ
ン膜１０４，１０６ は、ＣＶＤ法を用いて堆積させる
。
１０２ を３５０ オングストロ−ム程形成し、その上
に多結晶シリコン１０３ を１０００オングストロ−ム
程堆積させ、その上に耐酸化性膜として窒化シリコン膜
１０４ を１５００オングストロ−ム程形成させる。更
にその上に多結晶シリコン膜１０５ を５００ オング
ストロ−ム程堆積させ、その上に耐酸化性膜として窒化
シリコン膜１０６ を５００ オングストロ−ム程形成
させ、その上に多結晶シリコン膜１０７ を３５００オ
ングストロ−ム程堆積させる。その上にレジスト１０８
を塗布し、このレジストをパタ−ニングして、図１に
至る。 ここでは、酸化膜１０２，は熱酸化により形成され、多
結晶シリコン膜１０３，１０５ １０７ 、窒化シリコ
ン膜１０４，１０６ は、ＣＶＤ法を用いて堆積させる
。
【００１０】続いて、多結晶シリコン膜１０７ を異方
性エッチングＲＩＥを用いてパタ−ニングし、この多結
晶シリコン膜１０７ を酸化させ，酸化膜１０９ を形
成し、これをマスクとして窒化シリコン膜１０４，１０
６および多結晶シリコン膜１０３，１０５ をパタ−ニ
ングし、図２に至る。その後、酸化膜１０９ および窒
化シリコン膜１０６ を除去する。
性エッチングＲＩＥを用いてパタ−ニングし、この多結
晶シリコン膜１０７ を酸化させ，酸化膜１０９ を形
成し、これをマスクとして窒化シリコン膜１０４，１０
６および多結晶シリコン膜１０３，１０５ をパタ−ニ
ングし、図２に至る。その後、酸化膜１０９ および窒
化シリコン膜１０６ を除去する。
【００１１】次いで、熱酸化膜形成を行ない、膜厚８０
００オングストロ−ム程度の第１のフィ−ルド酸化膜１
１１ を選択的に形成する。ここでは、膜厚の厚い方の
窒化シリコン膜１０４ の方を第１のフィ−ルド酸化膜
に対する耐酸化性膜として用い、毎分、Ｈ２ ６リ
ットルとＯ２ ５リットルによる混合熱酸化雰囲気
を用いて１０００℃で２５０分程度酸化させる。尚、多
結晶シリコン膜１０５ は酸化されて、酸化膜１１０が
形成され、図３に至る。
００オングストロ−ム程度の第１のフィ−ルド酸化膜１
１１ を選択的に形成する。ここでは、膜厚の厚い方の
窒化シリコン膜１０４ の方を第１のフィ−ルド酸化膜
に対する耐酸化性膜として用い、毎分、Ｈ２ ６リ
ットルとＯ２ ５リットルによる混合熱酸化雰囲気
を用いて１０００℃で２５０分程度酸化させる。尚、多
結晶シリコン膜１０５ は酸化されて、酸化膜１１０が
形成され、図３に至る。
【００１２】続いて、ＣＤＥを用いて窒化シリコン膜１
０４ および多結晶シリコン膜１０３ を後退させ、耐
酸化性膜のパタ−ンの大きさを小さくし、図４に至る。 ここで、ＣＤＥにおいては、Ｏ ２を６０ｃｃ／分、Ｃ
Ｆ４ を１５０ｃｃ／分のガスを３００℃で用い、この
ガスの流量で、耐酸化性膜のパタ−ンの大きさを調節出
来る。
０４ および多結晶シリコン膜１０３ を後退させ、耐
酸化性膜のパタ−ンの大きさを小さくし、図４に至る。 ここで、ＣＤＥにおいては、Ｏ ２を６０ｃｃ／分、Ｃ
Ｆ４ を１５０ｃｃ／分のガスを３００℃で用い、この
ガスの流量で、耐酸化性膜のパタ−ンの大きさを調節出
来る。
【００１３】続いて、膜厚の薄い方の窒化シリコン膜１
０６ を第２のフィ−ルド酸化膜の耐酸化性膜として用
い、膜厚４０００オングストロ−ム程度の第２のフィ−
ルド酸化膜１１２ を形成させ、図５に至る。ここでは
、第１のフィ−ルド酸化膜を形成する場合と比較して、
酸化の時間を８０分程度に短縮するだけで、熱酸化雰囲
気の温度、雰囲気量等の他の条件については同様とする
。
０６ を第２のフィ−ルド酸化膜の耐酸化性膜として用
い、膜厚４０００オングストロ−ム程度の第２のフィ−
ルド酸化膜１１２ を形成させ、図５に至る。ここでは
、第１のフィ−ルド酸化膜を形成する場合と比較して、
酸化の時間を８０分程度に短縮するだけで、熱酸化雰囲
気の温度、雰囲気量等の他の条件については同様とする
。
【００１４】続いて、耐酸化性窒化シリコン膜１０４，
多結晶シリコン膜１０３ および、シリコン酸化膜１０
２ を除去し、素子領域となる露出した半導体基板１０
１ 上にゲ−ト酸化膜１１３ を形成し、図６に至る。 この結果、ゲ−ト酸化膜の膜厚はその中心領域部分では
、１６０ オングストロ−ム程度であり、端部の膜厚に
ついては従来は１００ オングストロ−ム程度であった
ものが、本発明により１２０ 〜１３０ オングストロ
−ム程度にまで厚くして、薄膜化を防ぐことができる。
多結晶シリコン膜１０３ および、シリコン酸化膜１０
２ を除去し、素子領域となる露出した半導体基板１０
１ 上にゲ−ト酸化膜１１３ を形成し、図６に至る。 この結果、ゲ−ト酸化膜の膜厚はその中心領域部分では
、１６０ オングストロ−ム程度であり、端部の膜厚に
ついては従来は１００ オングストロ−ム程度であった
ものが、本発明により１２０ 〜１３０ オングストロ
−ム程度にまで厚くして、薄膜化を防ぐことができる。
【００１５】続いて、ゲ−ト酸化膜１１３ 上にゲ−ト
電極１１５ を形成し、第１のフィ−ルド酸化膜１１１
、第２のフィ−ルド酸化膜１１２ および、ゲ−ト酸
化膜１１３ 上に形成したゲ−ト電極１１５ 上に層間
絶縁膜１１４ を堆積させ、コンタクトホ−ルを開け、
最後に、アルミニウム電極配線１１６ を行い、図７に
至る。
電極１１５ を形成し、第１のフィ−ルド酸化膜１１１
、第２のフィ−ルド酸化膜１１２ および、ゲ−ト酸
化膜１１３ 上に形成したゲ−ト電極１１５ 上に層間
絶縁膜１１４ を堆積させ、コンタクトホ−ルを開け、
最後に、アルミニウム電極配線１１６ を行い、図７に
至る。
【００１６】以上、述べたように、本実施例では、素子
分離領域となるフィ−ルド酸化膜形成時において、熱酸
化時間だけを短縮して、第１のフィ−ルド酸化膜の膜厚
よりも、第２のフィ−ルド酸化膜の膜厚を薄くすること
により、ゲ−ト酸化膜の薄膜部分を改善させ、尚かつ半
導体基板に対するストレスを軽減することができる。そ
の結果として、１２５℃のオ−ブン内で電極配線１１６
に６．５Ｖの電圧を印加した結果、絶縁性不良の半導
体素子が製造されるという確率は、従来の５／１０００
から１／１０００にまで改善されることになり、ゲ−ト
酸化膜上に形成された配線層と半導体基板との絶縁性が
向上される。
分離領域となるフィ−ルド酸化膜形成時において、熱酸
化時間だけを短縮して、第１のフィ−ルド酸化膜の膜厚
よりも、第２のフィ−ルド酸化膜の膜厚を薄くすること
により、ゲ−ト酸化膜の薄膜部分を改善させ、尚かつ半
導体基板に対するストレスを軽減することができる。そ
の結果として、１２５℃のオ−ブン内で電極配線１１６
に６．５Ｖの電圧を印加した結果、絶縁性不良の半導
体素子が製造されるという確率は、従来の５／１０００
から１／１０００にまで改善されることになり、ゲ−ト
酸化膜上に形成された配線層と半導体基板との絶縁性が
向上される。
【００１７】尚、第２のフィ−ルド酸化膜の膜厚を第１
のフィ−ルド酸化膜の膜厚より薄くする方法は、各熱酸
化時間の相違による方法だけではなく、他の酸化膜形成
条件に基づく方法でも良いことは言うまでもない。
のフィ−ルド酸化膜の膜厚より薄くする方法は、各熱酸
化時間の相違による方法だけではなく、他の酸化膜形成
条件に基づく方法でも良いことは言うまでもない。
【００１８】
【発明の効果】本発明により素子分離領域を形成させる
と、ゲ−ト酸化膜上に形成する配線層と半導体基板との
絶縁性が向上され、半導体装置において信頼性の素子を
製造することができる。
と、ゲ−ト酸化膜上に形成する配線層と半導体基板との
絶縁性が向上され、半導体装置において信頼性の素子を
製造することができる。
【図１】 本発明における実施例の、半導体装置の製
造工程を表す断面図。
造工程を表す断面図。
【図２】 本発明における実施例の、半導体装置の製
造工程を表す断面図。
造工程を表す断面図。
【図３】 本発明における実施例の、半導体装置の製
造工程を表す断面図。
造工程を表す断面図。
【図４】 本発明における実施例の、半導体装置の製
造工程を表す断面図。
造工程を表す断面図。
【図５】 本発明における実施例の、半導体装置の製
造工程を表す断面図。
造工程を表す断面図。
【図６】 本発明における実施例の、半導体装置の製
造工程を表す断面図。
造工程を表す断面図。
【図７】 本発明における実施例の、半導体装置の製
造工程を表す断面図。
造工程を表す断面図。
【図８】 従来の製造工程によって製造された半導体
装置を表す断面図。
装置を表す断面図。
１０１ ……半導体基板、
１０２，１０９，１１０ …酸化膜、
１０３，１０５，１０７ ……多結晶シリコン膜、１０
４，１０６ ……窒化シリコン膜、１０８ ……レジス
ト、 １１１ ……第１のフィ−ルド酸化膜、１１２ ……第
２のフィ−ルド酸化膜、１１３ ……ゲ−ト酸化膜、 １１４ ……層間絶縁膜、 １１５ ……ゲ−ト電極、 １１６ ……アルミニウム電極配線、 ２０１ ……半導体基板、 ２０２ ……フィ−ルド酸化膜、 ２０３ ……ゲ−ト酸化膜。
４，１０６ ……窒化シリコン膜、１０８ ……レジス
ト、 １１１ ……第１のフィ−ルド酸化膜、１１２ ……第
２のフィ−ルド酸化膜、１１３ ……ゲ−ト酸化膜、 １１４ ……層間絶縁膜、 １１５ ……ゲ−ト電極、 １１６ ……アルミニウム電極配線、 ２０１ ……半導体基板、 ２０２ ……フィ−ルド酸化膜、 ２０３ ……ゲ−ト酸化膜。
Claims (2)
- 【請求項１】 半導体基板上にパタ−ニングした耐酸
化性膜を形成する工程と、この前記耐酸化性膜をマスク
にして前記半導体基板を選択酸化させ第１のフィ−ルド
酸化膜を形成する工程と、前記耐酸化性膜をエッチング
してパタ−ンの大きさを小さくする工程と、このパタ−
ンの大きさが小さくなった耐酸化性膜をマスクとして前
記半導体基板を選択酸化させ、第２のフィ−ルド酸化膜
を形成する工程と、前記パタ−ンの大きさが小さくなっ
た耐酸化性膜を除去し，前記半導体基板の表面を露出さ
せ、その上にゲ−ト酸化膜を形成する工程と、このゲ−
ト酸化膜、前記第１のフィ−ルド酸化膜および前記第２
のフィ−ルド酸化膜上に配線層を形成する工程と、を有
することを特徴とする半導体装置の製造方法。 - 【請求項２】 酸化膜形成時の酸化時間の長さを変化
させ、前記第２のフィ−ルド酸化膜の膜厚を、前記第１
のフィ−ルド酸化膜の膜厚よりも薄くすることを特徴と
する請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9016991A JPH04321228A (ja) | 1991-04-22 | 1991-04-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9016991A JPH04321228A (ja) | 1991-04-22 | 1991-04-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04321228A true JPH04321228A (ja) | 1992-11-11 |
Family
ID=13990988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9016991A Withdrawn JPH04321228A (ja) | 1991-04-22 | 1991-04-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04321228A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5468675A (en) * | 1993-05-26 | 1995-11-21 | Rohm Co., Ltd. | Method for manufacturing a device separation region for semiconductor device |
| US5714414A (en) * | 1996-08-19 | 1998-02-03 | Micron Technology, Inc. | Semiconductor processing method of forming field isolation oxide relative to a semiconductor substrate |
-
1991
- 1991-04-22 JP JP9016991A patent/JPH04321228A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5468675A (en) * | 1993-05-26 | 1995-11-21 | Rohm Co., Ltd. | Method for manufacturing a device separation region for semiconductor device |
| US5714414A (en) * | 1996-08-19 | 1998-02-03 | Micron Technology, Inc. | Semiconductor processing method of forming field isolation oxide relative to a semiconductor substrate |
| US5989980A (en) * | 1996-08-19 | 1999-11-23 | Micron Technology, Inc. | Semiconductor processing method of forming field isolation oxide relative to a semiconductor substrate |
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