JPS5994437A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5994437A JPS5994437A JP20339982A JP20339982A JPS5994437A JP S5994437 A JPS5994437 A JP S5994437A JP 20339982 A JP20339982 A JP 20339982A JP 20339982 A JP20339982 A JP 20339982A JP S5994437 A JPS5994437 A JP S5994437A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- pattern
- poly
- silicon film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置にかかシ、特に多結晶シリコン膜
パターンの構造に関するものである。
パターンの構造に関するものである。
従来、所定の不純物拡散層や金属薄膜パターン、絶縁膜
等が形成された半導体基板表面に、容量部の電極、トラ
ンジスタのゲートあるいは配線として多結晶シリコン膜
パターンを形成する場合、一層のパターンとして形成さ
れるのが普通であシ、多結晶シリコン膜パターンに接す
る絶縁膜としては酸化シリコン膜やリンガラス膜が使用
されていた。従って、多結晶シリコン膜パターン形成後
の酸化処理あるいは熱処理工程によシ、多結晶シリコン
膜が酸化され膜減りを生じ、歩留、品質を低下させたシ
、酸化処理、熱処理条件の制約となっていた。さらにこ
の膜減シを考慮して、予め厚い多結晶シリコン膜パター
ンを形成すると、必要以上にパターンの段差が大きくな
シこの土に位置する金属配線の段部での断線等を誘起し
、同じく歩留、品質の低下をもたらしていた。
等が形成された半導体基板表面に、容量部の電極、トラ
ンジスタのゲートあるいは配線として多結晶シリコン膜
パターンを形成する場合、一層のパターンとして形成さ
れるのが普通であシ、多結晶シリコン膜パターンに接す
る絶縁膜としては酸化シリコン膜やリンガラス膜が使用
されていた。従って、多結晶シリコン膜パターン形成後
の酸化処理あるいは熱処理工程によシ、多結晶シリコン
膜が酸化され膜減りを生じ、歩留、品質を低下させたシ
、酸化処理、熱処理条件の制約となっていた。さらにこ
の膜減シを考慮して、予め厚い多結晶シリコン膜パター
ンを形成すると、必要以上にパターンの段差が大きくな
シこの土に位置する金属配線の段部での断線等を誘起し
、同じく歩留、品質の低下をもたらしていた。
この発明の目的は、歩留や品質低下がない多結晶シリコ
ン膜パターンの構造を提供することにある。
ン膜パターンの構造を提供することにある。
この発明の特徴は、所定の不純物拡散層や、金属薄膜パ
ターン、絶縁膜等が形成された半導体基板表面に、容量
部の電極、トランジスタのケートあるいは配線パターン
として多結晶シリコン膜が伺された半導体装置において
、前記多結晶シリコン膜の表面あるいは表面及び側面に
窒化シリコン膜が付され二層構造を成していることであ
る。
ターン、絶縁膜等が形成された半導体基板表面に、容量
部の電極、トランジスタのケートあるいは配線パターン
として多結晶シリコン膜が伺された半導体装置において
、前記多結晶シリコン膜の表面あるいは表面及び側面に
窒化シリコン膜が付され二層構造を成していることであ
る。
次にこの発明の実施例につき図面を用いて説明する。第
１図はこの発明の第１の実施例を説明するだめの多結晶
シリコン膜パターンの断面図である。この実施例の多結
晶シリコン膜パターン３は、その表面に窒化シリコン膜
４を有し、同形状の二層パターンを形成している。即ち
、半導体基板１の表面に下層、１８Ｒ膜２が付され、そ
の表面に多結晶シリコン膜３と窒化シリコン膜４の二層
パターンが形成され、全体が絶縁膜５によりおおわれて
いる。多結晶シリコン膜３と窒化シリコン膜４の二層パ
ターンは、多結晶シリコン膜と窒化シリコン膜を気相成
長によシ順に付し、フォトレジストパターンニング及び
選択エツチング工程を経ることによシ容易に得ることが
できる。
１図はこの発明の第１の実施例を説明するだめの多結晶
シリコン膜パターンの断面図である。この実施例の多結
晶シリコン膜パターン３は、その表面に窒化シリコン膜
４を有し、同形状の二層パターンを形成している。即ち
、半導体基板１の表面に下層、１８Ｒ膜２が付され、そ
の表面に多結晶シリコン膜３と窒化シリコン膜４の二層
パターンが形成され、全体が絶縁膜５によりおおわれて
いる。多結晶シリコン膜３と窒化シリコン膜４の二層パ
ターンは、多結晶シリコン膜と窒化シリコン膜を気相成
長によシ順に付し、フォトレジストパターンニング及び
選択エツチング工程を経ることによシ容易に得ることが
できる。
第２図は、この発明の第２の実施例を説明するだめの多
結晶シリコン膜パターンの断面図である。
結晶シリコン膜パターンの断面図である。
この実施例の多結晶シリコン膜パターン８はその表面及
び側面に窒化シリコン膜９を有し二層パターンを形成し
ている。即ち、半導体基板６の表面に下層絶縁膜７が付
され、その表面に多結晶シリコン膜パターン８が形成さ
れ、さらに窒化シリコン膜９、絶縁膜１０が全体に利さ
れている。
び側面に窒化シリコン膜９を有し二層パターンを形成し
ている。即ち、半導体基板６の表面に下層絶縁膜７が付
され、その表面に多結晶シリコン膜パターン８が形成さ
れ、さらに窒化シリコン膜９、絶縁膜１０が全体に利さ
れている。
これらの実施例によれば、窒化膜が酸化の保護膜と々シ
多結晶シリコン膜パターン形成後の酸化処理あるいは熱
処理工程にょシ、多結晶シリコン膜が酸化され膜減りを
生じることなく、歩留、品質の低下を招くことがない。
多結晶シリコン膜パターン形成後の酸化処理あるいは熱
処理工程にょシ、多結晶シリコン膜が酸化され膜減りを
生じることなく、歩留、品質の低下を招くことがない。
従って、予め多結晶シリコン膜の厚さを必要最小限に薄
くすることができ、パターンの段差が小さくなるととも
に、上に位置する金属配線の段部での断線が防止でき、
歩留、品質の向上を図ることができる１゜上述の実施例
において、多結晶シリコン膜、窒化シリコン膜の厚さや
形状は自由に選択できるし、配線部のみならず容量部の
電極、トランジスタノゲートにも応用できる。
くすることができ、パターンの段差が小さくなるととも
に、上に位置する金属配線の段部での断線が防止でき、
歩留、品質の向上を図ることができる１゜上述の実施例
において、多結晶シリコン膜、窒化シリコン膜の厚さや
形状は自由に選択できるし、配線部のみならず容量部の
電極、トランジスタノゲートにも応用できる。
第１図及び第２図は、本発明の第１及び第２の実施例を
説明するだめの多結晶シリコン配線部くターンの断面図
である。） 岡、図に訃いて １，６・・・・・・半導体基板、２，
７・・・・・・下層絶縁膜、３，８・・・・−・多結晶
シリコン膜パターン、４，９・・・・・・窒化シリコン
膜、５．１０・・・・・・絶縁膜である。
説明するだめの多結晶シリコン配線部くターンの断面図
である。） 岡、図に訃いて １，６・・・・・・半導体基板、２，
７・・・・・・下層絶縁膜、３，８・・・・−・多結晶
シリコン膜パターン、４，９・・・・・・窒化シリコン
膜、５．１０・・・・・・絶縁膜である。
Claims (1)
- 所定の不純物拡散層や金属薄膜パターン、絶縁膜等が形
成された半導体基板表面に、容量部の電極、トランジス
タのケートあるいは配線パターンとして多結晶シリコン
膜が付された半導体装置において、前記多結晶シリコン
膜の表面あるいは表面及び側面に窒化シリコン膜が付さ
れ、多結晶シリコン膜と窒化シリコン膜の二層構造が形
成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20339982A JPS5994437A (ja) | 1982-11-19 | 1982-11-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20339982A JPS5994437A (ja) | 1982-11-19 | 1982-11-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5994437A true JPS5994437A (ja) | 1984-05-31 |
Family
ID=16473400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20339982A Pending JPS5994437A (ja) | 1982-11-19 | 1982-11-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5994437A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63217645A (ja) * | 1987-03-06 | 1988-09-09 | Nec Corp | 多層金属配線を有する半導体装置 |
| US5618755A (en) * | 1994-05-17 | 1997-04-08 | Fuji Electric Co., Ltd. | Method of manufacturing a polycide electrode |
-
1982
- 1982-11-19 JP JP20339982A patent/JPS5994437A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63217645A (ja) * | 1987-03-06 | 1988-09-09 | Nec Corp | 多層金属配線を有する半導体装置 |
| US5618755A (en) * | 1994-05-17 | 1997-04-08 | Fuji Electric Co., Ltd. | Method of manufacturing a polycide electrode |
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