JPS63122272A - Ｍｏｓ型電界効果トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、新規なＭＯＳｆｉ電界効果トランジスタ（Ｍ
ＯＳＦＥＴ）及びその製造方法に関する。

（従来の技術） 一般にＭＯＳＦＥＴは第３図に示すような構造のものが
知られている。すなわち（３）］；！半導体基板であり
、この半導体基板（１）上にゲート酸化膜（３１）が形
成され、更にその上にゲート電極（３２殖Ｓ形成されて
いる。このゲートの両側の基板（３０）表面にはソース
（３３）、　　ドレイン（３４）４１形成されている。

ソース（田）、ドレイン（３４）は１通常ゲート酸化膜
（３１）をマスクとして基板（至）と反対導電型の不純
物イオンを打込むことにより行なわれる。その後、ゲー
ト及びソース。

ドレインにアルミニウム等の配線を接続してＭＯＳＦＥ
Ｔを形成する。

このようにして形成されたＭＯＳＦＥＴは、微細化とと
もにゲート長が短かくなり、それにつれてドレイン付近
で局所的に高電界効果が顕著となり。

素子の信頼性が低下するという欠点があった。

この欠点をなくすために第４図に示すように高電界とな
る部分、すなわち、ゲート酸化膜直下のソース、ドレイ
ン領域の横の部分に低濃度の不純物層（３５）　、（３
６）を形成して電界の影響を抑制する。いわゆるＬＤＤ
構造が提案されている。ここで、第３図と同一の部分は
同一の符号を付して示し、詳細な説明は省略する。

しかしながら、このＬＤＤ構造によってもゲート長途短
かくなるにつれて、低不純物濃度層の寄生抵抗効果が顕
著になり、次のように信頼性の低下がみられる。

つまり、ＬＤＤ構造では最大電界強度が低濃度の不純物
層上にあり、この層上の酸化膜中にホットキャリアが注
入される。この注入された電子は酸化膜中にトラップさ
れ、前記低不純物濃度層の抵抗を増大させ、ドレイン電
流が減少するという問題がおこるのである。

（発明が解決しようとする問題点） 本発明は、上記したＭＯＳＦＥＴの微細化に伴うドレイ
ン付近の高電界効果を生じることなく、又ＬＤＤ構造の
ように寄生抵抗効果による素子の信頼性低下を招くこと
のないＭＯＳ型電界効果トランジスタおよびその製造方
法を提供することを目的とする。

〔発明の構成〕

Ｃ問題点を解決するための手段） 本発明は、上記目的を達成するために、半導体基板上の
ゲート絶縁膜とこのゲート絶縁膜上に形成されたゲート
電極からなるゲート部とこのゲート部の両側の前記基板
に形成されたソース及びドレインを有するＭＯＳ型電界
効果トランジスタにおいて、前記ゲート絶縁膜の膜厚が
ソースからドレインに内力）って減少していることを特
徴とするＭＯＳ型電界効果トランジスタを提供する。

本発明は更に、半導体基板の一主面上に非酸化性膜を被
覆する工程と１次いで、酸化を行ない前記非酸化性膜と
基板の間にゲートとなる絶縁膜を形成する工程と、前記
非酸化性膜を除去し１次いで前記絶縁膜上にゲート電極
を形成してゲート部を形成する工程と、このゲート部を
パターニングした後、パターニングしたゲート部をマス
クとして、ゲート部の両側にソース及びドレインを形成
する工程を具備したＭＯＳ型電界効果トランジスタの製
造方法を提供する。

（作用） 本発明のＭＯＳｍ電界効果トランジスタ及びその製造方
法によれば、ゲート絶縁膜の膜厚がソース領域からドレ
イン領域に向かって徐々に減少している゛ので、キャリ
アの流れるチャネルのソースからドレインに向かう電界
の変化を小さくすることができる。つまり、チャネル内
の電界は、ある一定の電流を流した場合、ゲート絶縁膜
の膜厚によって決まるキャリア数に反比例するので、ケ
ート絶縁膜の膜厚をソースからドレインに向かって減少
させることで、ソースからドレインに向かってキャリア
数を増加させ、以ってチャネル内の電界を制御する事が
できるようにしたのである。

（実施例） 以下、本発明の詳細について、ｎチャネルのＭＯＳｆｉ
電界効果トランジスタを例にとり１図面を用いて説明す
る。

第１図は、本発明によるＭＯＳ型電界効果トランジスタ
の製造方法の一実施例を示す工程断面図である。

まず、第１図（ａ）に示すように、Ｐ型シリコン基板（
１）上に図示しない素子分離領域を形成した後。

前記基板（１’）の前記素子分離領域で囲まれる素子形
成予定領域上の一部に非酸化性膜としてシリコン窒化膜
（２）を例えば、ＣＶＤ法により堆積する。第２図は、
との工程を上から見た平面図であり、（に）は素子分離
領域である。

その後、第１図（ｂ）に示すように９００℃で基板（１
）を熱酸化し、基板（１）とシリコン窒化膜（２）の間
にこのシリコン窒化ｊ！Ｉ（２）端の下部から後述する
ドレイン領域に向かって徐々に膜厚の減少するゲート絶
縁Ｍ（３）を形成する。この時、シリコン窒化膜（２）
端の下部に形成された絶縁膜（３）の膜厚は、約２００
又となるようにした。また、絶縁膜の膜厚の変化は、シ
リコン窒化膜（２）の膜厚により制御することができる
。

続いて、第１図（Ｃ）に示すようにシリコン窒化膜（２
）を周知のエツチング技術で剥離した後、ゲート電極と
なる多結晶シリコン膜（４）を前記絶縁膜（３）上に低
圧ＣＶＤ法で約５０００λ堆積し、更にこの多結晶シリ
コン膜（４）にリン（至）を拡散する。ここで。

ゲート電極には、多結晶シリコン（４）の他にアルミニ
ウム或いは高融点金属を用いてもよい。

その後、第１図（ｄ）に示すようにこの多結晶シリコン
−（４）上にレジストパターンを形成し、膜厚の変化し
たゲート絶縁膜（３ａ）及びこの絶縁膜（３）上に形成
された多結晶シリコン膜（４ａ）を異方性エツチングに
より残す。次にソース（５）及びドレイン（６）を前記
ゲート絶縁膜（３ａ）に対して自己整合的に形成する。

このソース（５）及びドレイン（６）の形成は％　ｎｌ
不純物イオン例えば、上ｉ　（Ａｓ）をイオン注入する
ことにより行なう。

しかる後、第１図（ｅ）に示すようにＣＶＤ法等により
全面にシリコン酸化膜（７）を所望の膜厚、例えば１５
００Ａ堆積した後、前記ソース（５）％　ドレイン（６
）上に形成したシリコン酸化膜（７）をコンタクトホー
ル（８）　、　（９１を形成するべ（Ｒ，ＩＥ等により
エツチングする。次いで、このコンタクトホール（８）
　、　（９）にアルミニウム等の配線α１．αυを埋め
込む。図示していないが、ゲート電極（４ａ）にも同様
に配線　′を接続する。以上の工程によりソース（５）
からドレイン（６）に向って、絶縁膜（３ａ）の膜厚の
減少したＭＯＳ型電界効果トランジスタを形成すること
ができた。

このようにして形成されたＭＯＳ型電界効果トランジス
タによれば、微細化が進んでもドレイン付近での局所的
な高電界効果を抑制することができるＯ 本発明は、上記した実施例に何ら限定されるものではな
く、本発明の要旨を逸脱しない範囲で適宜変更すること
が可能である。

〔発明の効果〕

以上、述べてきたように本発明によるＭＯＳ型電界効果
トランジスタ及びその製造方法によれば、微細化が進ん
でもドレイン付近での局所的な高電界効果を抑制するこ
とができ、信頼性を高めることができる。

【図面の簡単な説明】

第１図は１本発明に係る一実施例を示す工程断すスタの
説明図である。 １・・・基板、２・・・シリコン窒化膜、３・・・ゲー
ト絶縁膜、４・・・ゲート電極、５・・・ソース領域、
６・・・ドレイン付近、７・・・シリコン酸化膜、１２
・・・素子分離領域。 代理人　弁理士　則　近　憲　佑 同　　　　竹　花　喜久男 第　　１　図 第　　１　国 第　　２　因 第　　３　図 第　　４　図

Claims (3)

【特許請求の範囲】
1. （１）半導体基板上のゲート絶縁膜とこのゲート絶縁膜
   上に形成されたゲート電極からなるゲート部とこのゲー
   ト部の両側の前記基板に形成されたソース及びドレイン
   を有するＭＯＳ型電界効果トランジスタにおいて、前記
   ゲート絶縁膜の膜厚がソースからドレインに向かって減
   少していることを特徴とするＭＯＳ型電界効果トランジ
   スタ。
2. （２）半導体基板の一主面上に非酸化性膜を被覆する工
   程と、次いで、酸化を行ない前記非酸化性膜と基板の間
   にゲートとなる絶縁膜を形成する工程と、前記非酸化性
   膜を除去し、次いで前記絶縁膜上にゲート電極を形成し
   てゲート部を形成する工程と、このゲート部をパターニ
   ングした後、パターニングしたゲート部をマスクとして
   、ゲート部の両側に、ソース及びドレインを形成する工
   程を具備したＭＯＳ型電界効果トランジスタの製造方法
   。
3. （３）前記非酸化性膜は、窒化シリコン膜である特許請
   求の範囲第２項記載のＭＯＳ型電界効果トランジスタの
   製造方法。