JPS60193371A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60193371A JPS60193371A JP59050004A JP5000484A JPS60193371A JP S60193371 A JPS60193371 A JP S60193371A JP 59050004 A JP59050004 A JP 59050004A JP 5000484 A JP5000484 A JP 5000484A JP S60193371 A JPS60193371 A JP S60193371A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に相補型ＭＯ
Ｂ （ｃＭＯｓ）半導体装置Ｋ ＬＤＤ （ｔ、ｉｇｈ
ｔｔｙＤｏｐｅｄ Ｄｒａｌｎ ）構造を適用する方法
に係る。
Ｂ （ｃＭＯｓ）半導体装置Ｋ ＬＤＤ （ｔ、ｉｇｈ
ｔｔｙＤｏｐｅｄ Ｄｒａｌｎ ）構造を適用する方法
に係る。
近年、ＭＯ８半導体装置の実効チャネル長がサブミクロ
ンオーダーまで微細化される６Ｃ）れ、ドレイン領域近
傍でのチャネル領域における強電界によって引き起こさ
れるホットキャリアの発生に伴うしきい値電圧の変動等
の諸物件の劣化が問題となっている・ こうした問題を解消するためＫ ＬＤＤ （Ｌ１ｇｈｔ
１７Ｄｏｐｅｄ Ｄｒａｉｎ ）構造が提案されている
。このＬＤＤ構造はＭＯ８半導体装置のドレイン領域（
及びソース領域）をチャネル領域近傍の低濃度不純物領
域とこの低濃度不純物領域に隣接する高濃度不純物領域
とから構成し、前記低濃度不純物領域でチャネル領域に
おける強電界を緩和しようとするものである。
ンオーダーまで微細化される６Ｃ）れ、ドレイン領域近
傍でのチャネル領域における強電界によって引き起こさ
れるホットキャリアの発生に伴うしきい値電圧の変動等
の諸物件の劣化が問題となっている・ こうした問題を解消するためＫ ＬＤＤ （Ｌ１ｇｈｔ
１７Ｄｏｐｅｄ Ｄｒａｉｎ ）構造が提案されている
。このＬＤＤ構造はＭＯ８半導体装置のドレイン領域（
及びソース領域）をチャネル領域近傍の低濃度不純物領
域とこの低濃度不純物領域に隣接する高濃度不純物領域
とから構成し、前記低濃度不純物領域でチャネル領域に
おける強電界を緩和しようとするものである。
上記ＬＤＤ栴造をＣＭＯ８半導体装置のＮＭＯ８、ＰＭ
Ｏ８ともに適用する場合、第１図（ａ）〜−）に示すよ
うな方法で行なわれている。
Ｏ８ともに適用する場合、第１図（ａ）〜−）に示すよ
うな方法で行なわれている。
まず、例えばＰ型シリコン基板１の一部に選択的にＮ型
ウェル領域２を形成した後、フィールド酸化膜３を形成
する。次に、ウェル領域２以外の基板１及びウェル領域
２上にそれぞれダート酸化膜４，４を介してダート電極
５１＊５！を形成する（第１図（−）図示）。つづいて
１ウエル領域２上にホトレジストパターン６を形成した
後、このホトレジストパターン６及びダート電極６１を
マスクとしてウェル領域２以外の基板ＩＫ例えばヒ素を
低ドーズ量でイオン注入し、ヒ素イオン注入層７を形成
する（同図（ｂ）図示）Ｏりづいて、前記ホトレジスト
パターン６を除去し、ウェル領域２以外の基板ｌ上にホ
トレジスト／母ターン８を形成した後、このホトレジス
トパターン８及びダート電極５２をマスクとしてウェル
領域２にゼロンを低ドーズ量でイオン注入シ、？ロンイ
オン注入層９を形成する（同図（ｃ）図示）。
ウェル領域２を形成した後、フィールド酸化膜３を形成
する。次に、ウェル領域２以外の基板１及びウェル領域
２上にそれぞれダート酸化膜４，４を介してダート電極
５１＊５！を形成する（第１図（−）図示）。つづいて
１ウエル領域２上にホトレジストパターン６を形成した
後、このホトレジストパターン６及びダート電極６１を
マスクとしてウェル領域２以外の基板ＩＫ例えばヒ素を
低ドーズ量でイオン注入し、ヒ素イオン注入層７を形成
する（同図（ｂ）図示）Ｏりづいて、前記ホトレジスト
パターン６を除去し、ウェル領域２以外の基板ｌ上にホ
トレジスト／母ターン８を形成した後、このホトレジス
トパターン８及びダート電極５２をマスクとしてウェル
領域２にゼロンを低ドーズ量でイオン注入シ、？ロンイ
オン注入層９を形成する（同図（ｃ）図示）。
次いで、前記ホトレジストパターン８を除去した後、全
面に例えばＣＶＯ酸化膜を堆積し、更に異方性エツチン
グによりエツチングしてｒ−計電極ｓ１．ｓ、ｒｖ側壁
Ｋ ＣＶＤ酸化膜１０ 、−・・を残存させる（同図（
ｄ）図示）。つづいて、ウェル領域２上にホトレジスト
パターン１１を形成し１このホトレゾストパターン１１
．ｒ−計電極５１及びダート電極５ｔｌｌｌｌ壁に残存
しているＣＶＤ酸化膜１０．１０をマスクとしてクエル
領域２以外の基板１に例えばヒ素を高ドーズ量でイオン
注入し、ヒ素イオン注入層１２を形成する（同図（ｅ）
図示）。つづいて、前記ホトレジストパターン１ノを除
去した後、ウェル領域２以外の基板１上にポトレノスト
ｔＪ？ターン１３を形成し、このホトレジストパターン
１３．’ｒ”−）電極５□及びケゝ−ト電極５２側壁に
残存しているＣＶＤ酸化脱１０．１０をマスクとしてウ
ェル領域２にゼロンを高ドーズ量でイオン注入し、鱈？
ロンイオン注入層１４を形成する（同図（ｆ）図示）。
面に例えばＣＶＯ酸化膜を堆積し、更に異方性エツチン
グによりエツチングしてｒ−計電極ｓ１．ｓ、ｒｖ側壁
Ｋ ＣＶＤ酸化膜１０ 、−・・を残存させる（同図（
ｄ）図示）。つづいて、ウェル領域２上にホトレジスト
パターン１１を形成し１このホトレゾストパターン１１
．ｒ−計電極５１及びダート電極５ｔｌｌｌｌ壁に残存
しているＣＶＤ酸化膜１０．１０をマスクとしてクエル
領域２以外の基板１に例えばヒ素を高ドーズ量でイオン
注入し、ヒ素イオン注入層１２を形成する（同図（ｅ）
図示）。つづいて、前記ホトレジストパターン１ノを除
去した後、ウェル領域２以外の基板１上にポトレノスト
ｔＪ？ターン１３を形成し、このホトレジストパターン
１３．’ｒ”−）電極５□及びケゝ−ト電極５２側壁に
残存しているＣＶＤ酸化脱１０．１０をマスクとしてウ
ェル領域２にゼロンを高ドーズ量でイオン注入し、鱈？
ロンイオン注入層１４を形成する（同図（ｆ）図示）。
次いで、前記ホトレジストパターン１３を除去した後、
熱処理して前記ヒ素イオン注入層７゜１２及び♂ロンイ
オン注入層９，１４の不純物を活性化させ、ウェル領域
２以外の基板１にダート電極５１近傍のＮ−型不純物領
域１５ｍ、１６ｍとこれらの領域に隣接するＮ型不純物
領域１５ｂ。
熱処理して前記ヒ素イオン注入層７゜１２及び♂ロンイ
オン注入層９，１４の不純物を活性化させ、ウェル領域
２以外の基板１にダート電極５１近傍のＮ−型不純物領
域１５ｍ、１６ｍとこれらの領域に隣接するＮ型不純物
領域１５ｂ。
１６ｂとからなるソースドレイン領域１６゜１６を、ウ
ェル領域２にｆ−）電極６２近傍のＰ−型不純物領域１
７ ａ 、 １．８ ｍとこれらの領域に隣接するＰ＋
型不純物領域１７ｂ、１８ｂとからなるソース、ドレイ
ン領域１７．１８を形成する（同図−）図示）。
ェル領域２にｆ−）電極６２近傍のＰ−型不純物領域１
７ ａ 、 １．８ ｍとこれらの領域に隣接するＰ＋
型不純物領域１７ｂ、１８ｂとからなるソース、ドレイ
ン領域１７．１８を形成する（同図−）図示）。
以下、通常の工程に従い、層間絶縁膜の堆積。
コンタクトホール開孔、配線形成を行ない、ＬＤＤ構造
のＣＭＯ８を製造する。
のＣＭＯ８を製造する。
しかしながら、上述した従来の方法ではＮＭＯ８゜ＰＭ
Ｏ８とともにＬＤＤ構造とするために、第１図（ｂ）。
Ｏ８とともにＬＤＤ構造とするために、第１図（ｂ）。
（ｃ） 、 （、）及び（ｆ）に示すように合計４回の
写真蝕刻工程が必要であり、工程が煩雑になるうえにコ
ストが高騰する。また、ＣｖＤ酸化膜を異方性エツチン
グによりエツチングしてｙ−計電極５１＋５雪の側壁に
残存させる際、サイドエツチングが起こるので低濃度不
純物領域の寸法の制御性が悪くなる。
写真蝕刻工程が必要であり、工程が煩雑になるうえにコ
ストが高騰する。また、ＣｖＤ酸化膜を異方性エツチン
グによりエツチングしてｙ−計電極５１＋５雪の側壁に
残存させる際、サイドエツチングが起こるので低濃度不
純物領域の寸法の制御性が悪くなる。
また、従来の方法ではパンチスルー及びショートチャネ
ル効果を防止するために、チャネルイオン注入によりチ
ャネルの基板濃度をある程度高くしておくが、バックダ
ートバイアス効果（ソース・基板間の電圧の上昇に伴い
、しきい値電圧が上昇する現象）によシブバイスの特性
を劣化させるという欠点がある。
ル効果を防止するために、チャネルイオン注入によりチ
ャネルの基板濃度をある程度高くしておくが、バックダ
ートバイアス効果（ソース・基板間の電圧の上昇に伴い
、しきい値電圧が上昇する現象）によシブバイスの特性
を劣化させるという欠点がある。
本発明は上記欠点を解消するためになされたものであり
、ＬＤＤ Ｉ！＃造をＣＭＯ８ＩＩｃ適用した場合、写
真蝕刻工程の（ロ）数を減らして工程を簡便化し１コス
トを低減するとともにパックダートバイアス効果を防止
できる半導体装置の製造方法を提供しようとするもので
ある。
、ＬＤＤ Ｉ！＃造をＣＭＯ８ＩＩｃ適用した場合、写
真蝕刻工程の（ロ）数を減らして工程を簡便化し１コス
トを低減するとともにパックダートバイアス効果を防止
できる半導体装置の製造方法を提供しようとするもので
ある。
本発明の半導体装置の製造方法は、第１導電型の半導体
基板の第１及び第２の素子領域にそれでれｅ−）絶縁膜
を介してダート電極を形成し、表面に第１．第２及び第
３の被膜を順次形成した後、異方性エツチングによυ各
ダート電極側壁に第１の被膜を介して第２σ被膜を残存
させ、つづいて第１の素子領域での第２導電型不純物の
高ドーズイオン注入１残存した第２の被膜除去、第２尋
電型不純物の低ドーズイオン注入及び第１導電型不純物
のイオン注入を行ない、また第２の素子領域での第１導
電型不純物の高ドーズイオン注入、残存した第２の被膜
除去、第１導電型不純物の低ドーズイオン注入、第２導
電型不純物のイオン注入を行ない、更に熱処理により不
純物を活性化させ、第１の素子領域にＬＤＤ構造のソー
ス、ドレイン領域及び第１導電型の不純物領域（ポケッ
ト領域）を、第２の素子領域Ｋ ＬＤＤ構造のソース、
ドレイン領域及び第２４１＃Ｌ型の不純物領域（ｓ５ケ
ット領域）をそれぞれ形成することを骨子とするもので
ある。
基板の第１及び第２の素子領域にそれでれｅ−）絶縁膜
を介してダート電極を形成し、表面に第１．第２及び第
３の被膜を順次形成した後、異方性エツチングによυ各
ダート電極側壁に第１の被膜を介して第２σ被膜を残存
させ、つづいて第１の素子領域での第２導電型不純物の
高ドーズイオン注入１残存した第２の被膜除去、第２尋
電型不純物の低ドーズイオン注入及び第１導電型不純物
のイオン注入を行ない、また第２の素子領域での第１導
電型不純物の高ドーズイオン注入、残存した第２の被膜
除去、第１導電型不純物の低ドーズイオン注入、第２導
電型不純物のイオン注入を行ない、更に熱処理により不
純物を活性化させ、第１の素子領域にＬＤＤ構造のソー
ス、ドレイン領域及び第１導電型の不純物領域（ポケッ
ト領域）を、第２の素子領域Ｋ ＬＤＤ構造のソース、
ドレイン領域及び第２４１＃Ｌ型の不純物領域（ｓ５ケ
ット領域）をそれぞれ形成することを骨子とするもので
ある。
このような方法によれば、第１及び第２の素子領域につ
いて、それぞれ高ドーズイオン注入、残存した第２の被
膜除去及び低ドーズイオン注入を連続的に行なうので、
ＬＤＤ構造のソース、ドレイン領域を形成するための
写真蝕刻工程を従来の４回から２回に減少させることが
できる。
いて、それぞれ高ドーズイオン注入、残存した第２の被
膜除去及び低ドーズイオン注入を連続的に行なうので、
ＬＤＤ構造のソース、ドレイン領域を形成するための
写真蝕刻工程を従来の４回から２回に減少させることが
できる。
また、ポケット領域によりノ母ンチスルー及びショート
チャネル効果を防止でき、チャネルイオン注入で基板濃
度をそれほど高濃度とする必要がないので、バックダー
トバイアス効果を防止することができる。
チャネル効果を防止でき、チャネルイオン注入で基板濃
度をそれほど高濃度とする必要がないので、バックダー
トバイアス効果を防止することができる。
以下、本発明の実施例を第２図（−）〜（４を参照して
説明する。
説明する。
まず、Ｐ型シリコン基板２）の一部にＮ型ウェル領域２
２を形成した後、選択酸化法によりフィールド酸化膜２
３を形成する。次に、しきい値制御用のチャネルイオン
注入を行なった後、ウェル領域２２以外の基板２ノ（第
１の素子領域）上及びウェル領域２２（第２の素子領域
）上にそれぞれダート酸化膜２４．２４を介してダート
電極２５鳶、２５２を形成する（第２図（−）図示）。
２を形成した後、選択酸化法によりフィールド酸化膜２
３を形成する。次に、しきい値制御用のチャネルイオン
注入を行なった後、ウェル領域２２以外の基板２ノ（第
１の素子領域）上及びウェル領域２２（第２の素子領域
）上にそれぞれダート酸化膜２４．２４を介してダート
電極２５鳶、２５２を形成する（第２図（−）図示）。
つづいて、ダート電極２５１，２５．の表面及び露出し
た基板２ノ、ウェル領域２２の表面に膜厚１００〜１０
０ＯＸの熱酸化膜（第１の被膜）２６を形成する。つづ
いて、全面に膜厚１０００Ｘ〜１μｍの多結晶シリコン
＃！Ｘ（第２の被膜）２７を堆積し１更に熱酸化を行な
い多結晶シリコン膜２ｒ表面に膜厚１００〜１００ＯＸ
の熱酸化膜（第３の被膜）２８を形成する（同図（ｂ）
図示）。
た基板２ノ、ウェル領域２２の表面に膜厚１００〜１０
０ＯＸの熱酸化膜（第１の被膜）２６を形成する。つづ
いて、全面に膜厚１０００Ｘ〜１μｍの多結晶シリコン
＃！Ｘ（第２の被膜）２７を堆積し１更に熱酸化を行な
い多結晶シリコン膜２ｒ表面に膜厚１００〜１００ＯＸ
の熱酸化膜（第３の被膜）２８を形成する（同図（ｂ）
図示）。
次いで、反応性イオンエツチングにより前記熱酸化膜２
８をエツチングし、ダート電極２５Ｉ。
８をエツチングし、ダート電極２５Ｉ。
２５２の形状に対応する多結晶シリコン膜２２の段差部
の側壁に残存熱酸化膜２８′、・・・を形成する（同図
（ｃ）図示）。つづいて、残存熱酸化膜２８′、・・・
をマスクとして反応性イオンエツチングにより多結晶シ
リコン膜２７をエツチングし、ｆｆ−）電極２５１，２
５２の側壁に熱酸化膜２６を介して、残存多結晶シリコ
ン膜２７′、・・・を形成する。この残存多結晶シリコ
ン膜２７’、・・・の端部には残存熱酸化膜２ ｇ’
、・・・が形成された状態となっている。このように多
結晶シリコン膜２７の反応性イオンエツチング時に残存
熱酸化１１ｊＪ ２ Ｂ’ 、・・・によりサイドエツ
チングが防止され、多結晶シリコン膜２７の膜厚に等し
い幅の残存多結晶シリコン膜２７１．・・・が制御性よ
く形成される（同図（ｄ）図示）。
の側壁に残存熱酸化膜２８′、・・・を形成する（同図
（ｃ）図示）。つづいて、残存熱酸化膜２８′、・・・
をマスクとして反応性イオンエツチングにより多結晶シ
リコン膜２７をエツチングし、ｆｆ−）電極２５１，２
５２の側壁に熱酸化膜２６を介して、残存多結晶シリコ
ン膜２７′、・・・を形成する。この残存多結晶シリコ
ン膜２７’、・・・の端部には残存熱酸化膜２ ｇ’
、・・・が形成された状態となっている。このように多
結晶シリコン膜２７の反応性イオンエツチング時に残存
熱酸化１１ｊＪ ２ Ｂ’ 、・・・によりサイドエツ
チングが防止され、多結晶シリコン膜２７の膜厚に等し
い幅の残存多結晶シリコン膜２７１．・・・が制御性よ
く形成される（同図（ｄ）図示）。
次イで、ウェル領域２２上にホトレノストパターン２９
を形成し、このホトレジストパターン２９、ダート電極
２５１及びその側壁の残存多結晶シリコン臥２７’、
２７’をマスクとしてウェル領域２２以外の基板２１に
例えばヒ素を高ドーズｆｔ（通常のソース、ドレイン形
成のためのドーズ量程度）でイオン注入し、ヒ素イオン
注入Ｍ３０を形成する（同図（、）図示）。つづいて、
ハロゲン系のプラズマがスあるいハＫＯＨ系のエッチャ
ントを用いた等方性エツチングによりゲート電極２５１
側壁の残存多結晶シリコン膜２７’、２７’を除去し、
同時に残存熱酸化膜２Ｂ’、２Ｂ’をリフトオンする。
を形成し、このホトレジストパターン２９、ダート電極
２５１及びその側壁の残存多結晶シリコン臥２７’、
２７’をマスクとしてウェル領域２２以外の基板２１に
例えばヒ素を高ドーズｆｔ（通常のソース、ドレイン形
成のためのドーズ量程度）でイオン注入し、ヒ素イオン
注入Ｍ３０を形成する（同図（、）図示）。つづいて、
ハロゲン系のプラズマがスあるいハＫＯＨ系のエッチャ
ントを用いた等方性エツチングによりゲート電極２５１
側壁の残存多結晶シリコン膜２７’、２７’を除去し、
同時に残存熱酸化膜２Ｂ’、２Ｂ’をリフトオンする。
つづいて、ホトレジストパターン２９及びｆ−）電極２
５１をマスクとしてウェル領域２２以外の基板２１に例
えばヒ素を低ドーズ量でイオン注入し、ヒ素イオン注入
層３１を形成する（同図（ｆ）図示）。
５１をマスクとしてウェル領域２２以外の基板２１に例
えばヒ素を低ドーズ量でイオン注入し、ヒ素イオン注入
層３１を形成する（同図（ｆ）図示）。
更に、４ケツト領域形成のためにホトレジストパターン
２９及びダート電極２５１をマスクとしてウェル領域２
２以外の基板２１に１０１２〜１０ ｃｍ のｒ−ズ量
でゾロンをイオン注入し、ゾロンイオン注入層３２を形
成する。このゾロンイオン注入は前記ヒ素の低ドーズイ
オン注入よりも深くすみ（同図（２））図示）。
２９及びダート電極２５１をマスクとしてウェル領域２
２以外の基板２１に１０１２〜１０ ｃｍ のｒ−ズ量
でゾロンをイオン注入し、ゾロンイオン注入層３２を形
成する。このゾロンイオン注入は前記ヒ素の低ドーズイ
オン注入よりも深くすみ（同図（２））図示）。
次いで、前記ホトレジストノやターン２９を除去した後
、ウェル領域２２以外の基板２１上にホトレジストパタ
ーン３３を形成し、このホトレジストパターン３３、？
’−４電極２５２Ｅｌびその側壁の残存多結晶シリコン
膜２７’、２７’をマスクとしてウェル領域２２にゾロ
ンをイオン注入し、鱈？ロンイオン注入層３４を形成す
る（同図（ｈ）図示）。つづいて、ノ・ロダン系のプラ
ズマがスあるいはＫＯ）Ｉ系のエッチャントを用いた等
方性エツチングによりダート電極２５．側壁の残存多結
晶シリコン膜２７’、２７’を除去し、同時に残存熱酸
化膜２ Ｂ’ 、 ２ Ｂ’をリフトオフする。つづい
“て、ホトレジストパターン３３及びダート電極２５２
をマスクとしてウェル領域２２にボロンを低ドーズ量で
イオン注入し、ゾロンイオン注入層３５を形成する（同
図（１）図示）。
、ウェル領域２２以外の基板２１上にホトレジストパタ
ーン３３を形成し、このホトレジストパターン３３、？
’−４電極２５２Ｅｌびその側壁の残存多結晶シリコン
膜２７’、２７’をマスクとしてウェル領域２２にゾロ
ンをイオン注入し、鱈？ロンイオン注入層３４を形成す
る（同図（ｈ）図示）。つづいて、ノ・ロダン系のプラ
ズマがスあるいはＫＯ）Ｉ系のエッチャントを用いた等
方性エツチングによりダート電極２５．側壁の残存多結
晶シリコン膜２７’、２７’を除去し、同時に残存熱酸
化膜２ Ｂ’ 、 ２ Ｂ’をリフトオフする。つづい
“て、ホトレジストパターン３３及びダート電極２５２
をマスクとしてウェル領域２２にボロンを低ドーズ量で
イオン注入し、ゾロンイオン注入層３５を形成する（同
図（１）図示）。
更に、ボケ、ト領域形成のためにホトレジストノ４ター
ン２９及びｆ−）電極２５２をマスクとしてウェル領域
２２に１０１２〜１０ ” ｔｍ−２のドーズ量で例え
ばリンをイオン注入し、リンイオン注入層３６を形成す
る（同図（ｊ）図示）。
ン２９及びｆ−）電極２５２をマスクとしてウェル領域
２２に１０１２〜１０ ” ｔｍ−２のドーズ量で例え
ばリンをイオン注入し、リンイオン注入層３６を形成す
る（同図（ｊ）図示）。
次いで、前記ホトレジストパターン３３を除去した後、
熱処理により各イオン注入層の不純物を活性化させ、ウ
ェル領域２２以外の基板２ノにダート電極２５１近傍の
Ｎ−型不純物領域３７ａ 、３８１Ｌ（不純物濃度１０
１６〜１０１８ｃｍ−３）とこれらの領域に隣接するＮ
型不純物領域３７ｂ。
熱処理により各イオン注入層の不純物を活性化させ、ウ
ェル領域２２以外の基板２ノにダート電極２５１近傍の
Ｎ−型不純物領域３７ａ 、３８１Ｌ（不純物濃度１０
１６〜１０１８ｃｍ−３）とこれらの領域に隣接するＮ
型不純物領域３７ｂ。
３８ ｂ （不純物濃度１０” 〜１０２１ｍ−３）
トカラｆｘるソース、ドレイン領域３７．３８及び前記
Ｎ−型不純物領域３７ｈ、３８ｍの下部に接するＰ型ポ
ケット領域３９，３９を、ウェル領域２２にダート電極
２５２近傍のＰ″″型不純物領域４０ｇ。
トカラｆｘるソース、ドレイン領域３７．３８及び前記
Ｎ−型不純物領域３７ｈ、３８ｍの下部に接するＰ型ポ
ケット領域３９，３９を、ウェル領域２２にダート電極
２５２近傍のＰ″″型不純物領域４０ｇ。
４ノ＆（不純物濃度１０１６〜１０１８ｍ−６）とこれ
らの領域に隣接するＰ 型不純物領域４０ ｂ、４ ｌ
ｂ（不純物濃度１０１９〜１０２１副−３）とからな
るソース、ドレイン領域４０．４１及び前記Ｐ−型不純
物領域４０ｈ、４１ｍの下部に接するＮ型ポケ、ト領域
４２．４２を、それぞれ形成する（同図（ｋ）図示）。
らの領域に隣接するＰ 型不純物領域４０ ｂ、４ ｌ
ｂ（不純物濃度１０１９〜１０２１副−３）とからな
るソース、ドレイン領域４０．４１及び前記Ｐ−型不純
物領域４０ｈ、４１ｍの下部に接するＮ型ポケ、ト領域
４２．４２を、それぞれ形成する（同図（ｋ）図示）。
次いで、全面に層間絶縁膜としてＣＶＤ酸化膜４３を堆
積した後、コンタクトホールを開孔し、更に全面にＡｔ
膜を蒸着した後、パターニングしてＡｔ配線４４を形成
し、ＮＭＯ８。
積した後、コンタクトホールを開孔し、更に全面にＡｔ
膜を蒸着した後、パターニングしてＡｔ配線４４を形成
し、ＮＭＯ８。
ＰＭＯ８ともにＬＤＤ構造のＣＭＯ８半導体装置を製造
する（同図（４）図示）。
する（同図（４）図示）。
しかして、上述した方法によれば、第２図（ＩＬ）〜（
ｄ）の工程でダート電極２５１．２５．の側壁に熱酸化
膜（第１の被膜）２６を介して残存多結晶シリコン膜２
２′、・・・を形成し、同図（−）の工程でウェル領域
２２上にホトレジストパターン２９を形成した後、ヒ素
の高ドーズイオン注入（同図（、）の工程）、ｒ−計電
極２５１側壁の残存多結晶シリコン膜２７’、−・・の
除去及びヒ素の低ドーズイオン注入（同図（ｆ）の工程
）、Ｐポケット形成のための？ロンイオン注入（同図（
ｇ）の工程）を連続的に行ない、更に同図（ｈ）の工程
でウェル領域２２以外の基板２１上にホトレジストパタ
ーン３３を形成した後、ゼロンの高ドーズイオン注入（
同図（ｈ）の工程）、ダート電極２５２側壁の残存多結
晶シリコン膜２２′、・・・の除去及びゼロンの低ドー
ズイオン注入（同図（ｉ）の工程）、Ｎポケット形成の
ためのリンイオン注入（同図（ｊ）の工程）を連続的に
行なうことによりＮＭＯ８、ＰＭＯ８ともにＬＤＤ構造
でポケット領域を有するＣＭＯ８半導体装置を製造する
ことができる。すなわち、ＬＤＤ構造形成のために従来
は４回必要であって写真蝕刻工程を２回に減少させるこ
とができ、工程の簡便化及びコストの低減を達成するこ
とができる。
ｄ）の工程でダート電極２５１．２５．の側壁に熱酸化
膜（第１の被膜）２６を介して残存多結晶シリコン膜２
２′、・・・を形成し、同図（−）の工程でウェル領域
２２上にホトレジストパターン２９を形成した後、ヒ素
の高ドーズイオン注入（同図（、）の工程）、ｒ−計電
極２５１側壁の残存多結晶シリコン膜２７’、−・・の
除去及びヒ素の低ドーズイオン注入（同図（ｆ）の工程
）、Ｐポケット形成のための？ロンイオン注入（同図（
ｇ）の工程）を連続的に行ない、更に同図（ｈ）の工程
でウェル領域２２以外の基板２１上にホトレジストパタ
ーン３３を形成した後、ゼロンの高ドーズイオン注入（
同図（ｈ）の工程）、ダート電極２５２側壁の残存多結
晶シリコン膜２２′、・・・の除去及びゼロンの低ドー
ズイオン注入（同図（ｉ）の工程）、Ｎポケット形成の
ためのリンイオン注入（同図（ｊ）の工程）を連続的に
行なうことによりＮＭＯ８、ＰＭＯ８ともにＬＤＤ構造
でポケット領域を有するＣＭＯ８半導体装置を製造する
ことができる。すなわち、ＬＤＤ構造形成のために従来
は４回必要であって写真蝕刻工程を２回に減少させるこ
とができ、工程の簡便化及びコストの低減を達成するこ
とができる。
また、第２図（ｅ）の工程における反応性イオンエツチ
ング（ＲＩｇ ）による熱酸化膜２８のエツチング及び
同図（ｄ）の工程における残存熱酸化膜２８′、・・・
をマスクとしたＲＩＥによる多結晶シリコン膜２７のエ
ツチングを行なうことにより、サイドエツチングが起こ
ることがなく、極めて制御性よくダート電極２５１．２
５．の側壁に残存多結晶シリコン膜２７１．・・・を形
成することができる。したがって、ＬＤＤ構造のソース
、ドレイン領域の低濃度不純物領域の幅を所定の寸法と
することができる。
ング（ＲＩｇ ）による熱酸化膜２８のエツチング及び
同図（ｄ）の工程における残存熱酸化膜２８′、・・・
をマスクとしたＲＩＥによる多結晶シリコン膜２７のエ
ツチングを行なうことにより、サイドエツチングが起こ
ることがなく、極めて制御性よくダート電極２５１．２
５．の側壁に残存多結晶シリコン膜２７１．・・・を形
成することができる。したがって、ＬＤＤ構造のソース
、ドレイン領域の低濃度不純物領域の幅を所定の寸法と
することができる。
また、Ｐ型ポケ、ト領域３９．３９及びＮ型ポケ、ト領
域４２．４２を形成することによりパンチスルー及びシ
ョートチャネル効果を有効に防止することができ、チャ
ネルイオン注入により基板濃度をそれほど高濃度とする
必要がないので、パックダートバイアス効果を防止する
ことができる。
域４２．４２を形成することによりパンチスルー及びシ
ョートチャネル効果を有効に防止することができ、チャ
ネルイオン注入により基板濃度をそれほど高濃度とする
必要がないので、パックダートバイアス効果を防止する
ことができる。
なお、上記実施例では第１の被膜として熱酸化膜を用い
たが、これに限らずスパッタ法またはＣＶＤ法により形
成した酸化膜又は窒化膜でもよい。また、第２の被膜と
しては多結晶シリコン膜を用いたが、これに限らずＣＶ
Ｄ法により形成したシリコン窒化膜でもよい。また、第
３の被膜としては多結晶シリコン膜の熱酸化膜を用いた
が、スパッタ法又はＣＶＤ法により形成した酸化膜、窒
化膜、 Ａｔ膜又はＭｏ膜でもよい。
たが、これに限らずスパッタ法またはＣＶＤ法により形
成した酸化膜又は窒化膜でもよい。また、第２の被膜と
しては多結晶シリコン膜を用いたが、これに限らずＣＶ
Ｄ法により形成したシリコン窒化膜でもよい。また、第
３の被膜としては多結晶シリコン膜の熱酸化膜を用いた
が、スパッタ法又はＣＶＤ法により形成した酸化膜、窒
化膜、 Ａｔ膜又はＭｏ膜でもよい。
ただし、第２図（ｄ）の工程で示したように第２の被膜
の異方性エツチング時に残存している第３の被膜がエツ
チングされてはならず、かつ基板がエツチングされない
だめのマスクとなる第１の被膜もエツチングされてはな
らないので、第２の被膜と第３の被膜及び第２の被膜と
第１の被膜は異なる材質であることが必要である。
の異方性エツチング時に残存している第３の被膜がエツ
チングされてはならず、かつ基板がエツチングされない
だめのマスクとなる第１の被膜もエツチングされてはな
らないので、第２の被膜と第３の被膜及び第２の被膜と
第１の被膜は異なる材質であることが必要である。
このような条件を満たすとともに工程の簡便さを考慮し
た場合、第１〜第３の被膜は上記実施例で用いたものが
最も適当である。また、ＬＤＤ構造のソース、ドレイン
領域の低濃度不純物領域の寸法制御性を考慮した場合、
第１の被膜の膜厚は１００〜１０００Ｘ、第２の被膜の
膜厚は１０００Ｘ〜１μｍ１第３の被膜の膜厚は１００
〜１０００Ｘであることが望ましい。
た場合、第１〜第３の被膜は上記実施例で用いたものが
最も適当である。また、ＬＤＤ構造のソース、ドレイン
領域の低濃度不純物領域の寸法制御性を考慮した場合、
第１の被膜の膜厚は１００〜１０００Ｘ、第２の被膜の
膜厚は１０００Ｘ〜１μｍ１第３の被膜の膜厚は１００
〜１０００Ｘであることが望ましい。
なお、第３の被膜は第２の被膜の段差部側壁に残存され
、第２の被膜の異方性エツチング時に第２の被膜のサイ
ドエツチングを防止する役割を担っているが、ＬＤＤ構
造のソース、ドレイン領域を構成する低濃度不純物領域
の横方向の巾にマージンがある場合、あるいは第２の被
膜のエツチングが制御性よく、残存した第３の被膜がな
くとも行なえる場合には第３の被膜は形成しなくてもよ
い。この場合、前記低濃度不純物領域の横方向の巾のマ
ージンを予め知っておく必要がある。
、第２の被膜の異方性エツチング時に第２の被膜のサイ
ドエツチングを防止する役割を担っているが、ＬＤＤ構
造のソース、ドレイン領域を構成する低濃度不純物領域
の横方向の巾にマージンがある場合、あるいは第２の被
膜のエツチングが制御性よく、残存した第３の被膜がな
くとも行なえる場合には第３の被膜は形成しなくてもよ
い。この場合、前記低濃度不純物領域の横方向の巾のマ
ージンを予め知っておく必要がある。
また、上記実施例ではＰ型シリコン基板にＮ型ウェル領
域を形成する場合について説明したが、Ｎ型シリコン基
板にＰ型ウェル領域を形成してもよいことは勿論である
。また、上記実施例ではＮＭＯＳ形成用のイオン注入、
ＰＭＯ８形成用のイオン注入の順に行なったが、この順
序は逆でもよい。また、低濃度不純物領域形成用のイオ
ン注入とポケット領域形成用のイオン注入の順序も逆で
もよい。これらのイオン注入後の不純物の活性化のため
の熱処理は随時性なうことができる。
域を形成する場合について説明したが、Ｎ型シリコン基
板にＰ型ウェル領域を形成してもよいことは勿論である
。また、上記実施例ではＮＭＯＳ形成用のイオン注入、
ＰＭＯ８形成用のイオン注入の順に行なったが、この順
序は逆でもよい。また、低濃度不純物領域形成用のイオ
ン注入とポケット領域形成用のイオン注入の順序も逆で
もよい。これらのイオン注入後の不純物の活性化のため
の熱処理は随時性なうことができる。
更に、第２図（ｆ）の工程におけるＮ型不純物の低ドー
ズイオン注入は１種の不純物（Ａｓ）のみを用いたが、
この低ドーズイオン注入は拡散係数の大きい不純物（Ｐ
）と拡散係数の小さい不純物（Ａｓ）の２種の不純物を
用いてもよい。このように２種の不純物を用いると、Ｎ
ＭＯ８のソース、ドレイン領域は第３図に示すようにダ
ート電極近傍のＮ型不純物領域５１及びＮ″′″型不純
物領域５２、これらの領域に隣接するＮ型不純物領域５
３及びＰ型ポケ、ト領域５４とで構成される。上記実施
例のようにダート電極近傍がＮ型不純物領域だけで形成
されている場合には抵抗が無視できなくなるおそれがあ
るのに対し、このような構成によればＮ型不純物領域５
１によって高抵抗化を緩和することができる。
ズイオン注入は１種の不純物（Ａｓ）のみを用いたが、
この低ドーズイオン注入は拡散係数の大きい不純物（Ｐ
）と拡散係数の小さい不純物（Ａｓ）の２種の不純物を
用いてもよい。このように２種の不純物を用いると、Ｎ
ＭＯ８のソース、ドレイン領域は第３図に示すようにダ
ート電極近傍のＮ型不純物領域５１及びＮ″′″型不純
物領域５２、これらの領域に隣接するＮ型不純物領域５
３及びＰ型ポケ、ト領域５４とで構成される。上記実施
例のようにダート電極近傍がＮ型不純物領域だけで形成
されている場合には抵抗が無視できなくなるおそれがあ
るのに対し、このような構成によればＮ型不純物領域５
１によって高抵抗化を緩和することができる。
以上詳述した如く、本発明の半導体装置の製造方法によ
れば、簡便な工程で素子の微細化に伴う素子特性の劣化
を有効に防止し得るＣＭＯ８半導体装置を製造できる等
顕著な効果を奏するものである。
れば、簡便な工程で素子の微細化に伴う素子特性の劣化
を有効に防止し得るＣＭＯ８半導体装置を製造できる等
顕著な効果を奏するものである。
第１図（、）〜（ｇ）は従来の０ＭＯ８の製造方法を示
す断面図、第２図（ａ）〜（４は本発明の実施例におけ
る０ＭＯ８の製造方法を示す断面図、第３図は不発明の
他の実施例において形成されるＮ型ソース、ドレイン領
域の説明図である。 ２１・・・Ｐ型シリコン基板、２２・・・Ｎ型ウェル領
域、２３・・・フィールド酸化膜、２４・・・ダート酸
化膜、２５１ ．２５．・・・ダート電極、２６・・・
熱酸化膜（第１の被膜）、２７・・・多結晶シリコン膜
（第２の被＠）、２７′・・・残存多結晶シリコン膜、
２８．・・・熱酸化膜（第３の被膜）、２ Ｂ’・・・
残存熱酸化膜、２９．３３・・・ホトレジストパターン
、３０，３１．３６・・・リンイオン注入層、３２．３
４．３５・・・？ロンイオン注入層、３７ａ。 ３８＆…Ｎ−型不純物領域、３７ｂ、３１１ｂ・・・Ｎ
＋型不純物領域、３７．３８・・・ソース、ドレイン領
域、３９・・・Ｐ型不純物領域、４０ ｍ、４１ ｍ・
・・Ｐ″″型不純物領域、４０ｂ、４１ｂ・・・Ｐ型不
純物領域、４０．４１−・・ソース、ドレイン領域、４
２・・・Ｎ型ポケット領域、４３・・・ＣＶＤ ＆化膜
、４４・・・ｋｌ配線、５１・・・Ｎ型不純物領域、５
２・・・Ｎ−型不純物領域、５３・・・Ｎ 型不純物領
域。 −第１図 第１図 第２図
す断面図、第２図（ａ）〜（４は本発明の実施例におけ
る０ＭＯ８の製造方法を示す断面図、第３図は不発明の
他の実施例において形成されるＮ型ソース、ドレイン領
域の説明図である。 ２１・・・Ｐ型シリコン基板、２２・・・Ｎ型ウェル領
域、２３・・・フィールド酸化膜、２４・・・ダート酸
化膜、２５１ ．２５．・・・ダート電極、２６・・・
熱酸化膜（第１の被膜）、２７・・・多結晶シリコン膜
（第２の被＠）、２７′・・・残存多結晶シリコン膜、
２８．・・・熱酸化膜（第３の被膜）、２ Ｂ’・・・
残存熱酸化膜、２９．３３・・・ホトレジストパターン
、３０，３１．３６・・・リンイオン注入層、３２．３
４．３５・・・？ロンイオン注入層、３７ａ。 ３８＆…Ｎ−型不純物領域、３７ｂ、３１１ｂ・・・Ｎ
＋型不純物領域、３７．３８・・・ソース、ドレイン領
域、３９・・・Ｐ型不純物領域、４０ ｍ、４１ ｍ・
・・Ｐ″″型不純物領域、４０ｂ、４１ｂ・・・Ｐ型不
純物領域、４０．４１−・・ソース、ドレイン領域、４
２・・・Ｎ型ポケット領域、４３・・・ＣＶＤ ＆化膜
、４４・・・ｋｌ配線、５１・・・Ｎ型不純物領域、５
２・・・Ｎ−型不純物領域、５３・・・Ｎ 型不純物領
域。 −第１図 第１図 第２図
Claims (6)
- （１） 第１導電型の半導体基板に第１導電型の第１の
素子領域及び第２導電型の第２の素子領域を形成する工
程と、該第１及び第２の素子領域上にそれぞれｆ−）絶
縁膜を介してダート電極を形成する工程と、少なくとも
各素子領域上のｆ−）電極表面及び露出した各素子領域
表面に第１の被膜を形成する工程と、全面に第２の被膜
を堆積し、更に該第２の被膜上に第３の被膜を堆積する
工４゛−と、該第３の被膜を異方性エツチングによりエ
ツチングし、前記第２の被膜の段差部の側面にのみ第３
の被膜を残存させる工程と、残存した第３の被膜をマス
クとして前記第２の被膜を異方性エツチングによりエツ
チングし、前記ｆ−）電極の側壁に前記第１の被膜を介
して第２の被膜を残存させる工程と、第１の素子領域上
のダート電極及びその側壁に残存した第２の被膜をマス
クとして第１の素子領域に選択的に第２導電型の不純物
を高ドーズ量でイオン注入する工程と、第１の素子領域
上のダート電極側壁に残存した第２の被膜を除去した後
、このダート電極をマスクとして利用し第１の素子領域
に選択的に第２導電型の不純物を低ドーズ量でイオン注
入し、更に第１導電型の不純物を第２導電型不純物の低
ドーズイオン注入よりも深くイオン注入する工程と、第
２の素子領域上のダート電極及びその側壁に残存した第
２の被膜をマスクとして利用し第２の素子領域に選択的
に第１導電型の不純物を高ドーズ量でイオン注入する工
程と、第２の素子領域上のｆ−）電極側壁に残存した第
２の被膜を除去した後、このｆｆ−）電極をマスクとし
て利用し第２の素子領域に選択的に第１導電型の不純物
を低ドーズ量でイオン注入し、更に第２導電型の不純物
を第１導電型不純物の低ドーズイオン注入よりも深くイ
オン注入する工程と、熱処理により不純物を活性化させ
、第１の素子領域にｒ−ト電極近傍の低濃度不純物領域
とこれらの領域に隣接する高濃度不純物領域とからなる
第２導電型のソース、ドレイン領域及び前記低濃度不純
物領域の下部に接する第１導電型の不純物領域を、第２
の素子領域にダート電極近傍の低濃度不純物領域とこれ
らの領域に隣接する高濃度不純物領域とからなる第１導
電型のソース。 ドレイン領域及び前記低濃度不純物領域の下部に接する
第２４電型の不純物領域をそれぞれ形成する工程とを具
備したことを特徴とする半導体装置の製造方法。 - （２）第１の被膜がシリコン酸化膜又はシリコン窒化膜
である特許請求の範囲第１項記載の半導体装置の製造方
法。 - （３） 第２の被膜が非単結晶シリコン膜又はシリコン
窒化膜である特許請求の範囲第１項記載の半導体装置の
製造方法。 - （４）第３の被膜がシリコン酸化膜、シリコン窒化膜、
アルミニウム膜又はモリブデン膜である特許請求の範囲
第１項記載の半導体装置の製造方法。 - （５）第１の被膜の膜厚が１００〜１００ＯＸ 、第２
の被膜の膜厚が０．１〜１−ｍ、第３の被膜の膜厚が１
００〜１００ＯＸである特許請求の範囲第１項記載の半
導体装置の製造方法。 - （６）第２導電型不純物の低ドーズイオン注入又は第１
導電型不純物の低ドーズイオン注入に拡散係数の大きい
不純物と拡散係数の小さい不純物の２種の不純物を用い
る特許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59050004A JPS60193371A (ja) | 1984-03-15 | 1984-03-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59050004A JPS60193371A (ja) | 1984-03-15 | 1984-03-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60193371A true JPS60193371A (ja) | 1985-10-01 |
| JPH0147016B2 JPH0147016B2 (ja) | 1989-10-12 |
Family
ID=12846851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59050004A Granted JPS60193371A (ja) | 1984-03-15 | 1984-03-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60193371A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62190862A (ja) * | 1986-02-18 | 1987-08-21 | Matsushita Electronics Corp | 相補型ｍｏｓ集積回路の製造方法 |
| US4703551A (en) * | 1986-01-24 | 1987-11-03 | Ncr Corporation | Process for forming LDD MOS/CMOS structures |
| US4722909A (en) * | 1985-09-26 | 1988-02-02 | Motorola, Inc. | Removable sidewall spacer for lightly doped drain formation using two mask levels |
| JPS63124468A (ja) * | 1986-11-04 | 1988-05-27 | インテル・コーポレーション | 金属−酸化膜−半導体（ｍｏｓ）集積回路の製造方法 |
| JPS63252461A (ja) * | 1987-04-09 | 1988-10-19 | Nec Corp | Ｃｍｏｓ型半導体装置の製造方法 |
| US4843023A (en) * | 1985-09-25 | 1989-06-27 | Hewlett-Packard Company | Process for forming lightly-doped-drain (LDD) without extra masking steps |
| WO2003105235A1 (ja) * | 2002-06-10 | 2003-12-18 | 日本電気株式会社 | 絶縁ゲート型電界効果トランジスタを有する半導体装置及びその製造方法 |
-
1984
- 1984-03-15 JP JP59050004A patent/JPS60193371A/ja active Granted
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4843023A (en) * | 1985-09-25 | 1989-06-27 | Hewlett-Packard Company | Process for forming lightly-doped-drain (LDD) without extra masking steps |
| US4722909A (en) * | 1985-09-26 | 1988-02-02 | Motorola, Inc. | Removable sidewall spacer for lightly doped drain formation using two mask levels |
| US4703551A (en) * | 1986-01-24 | 1987-11-03 | Ncr Corporation | Process for forming LDD MOS/CMOS structures |
| JPS62190862A (ja) * | 1986-02-18 | 1987-08-21 | Matsushita Electronics Corp | 相補型ｍｏｓ集積回路の製造方法 |
| JPS63124468A (ja) * | 1986-11-04 | 1988-05-27 | インテル・コーポレーション | 金属−酸化膜−半導体（ｍｏｓ）集積回路の製造方法 |
| JPS63252461A (ja) * | 1987-04-09 | 1988-10-19 | Nec Corp | Ｃｍｏｓ型半導体装置の製造方法 |
| WO2003105235A1 (ja) * | 2002-06-10 | 2003-12-18 | 日本電気株式会社 | 絶縁ゲート型電界効果トランジスタを有する半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0147016B2 (ja) | 1989-10-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |