KR100447991B1 - 반도체소자의제조방법 - Google Patents

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Abstract

본 발명은 추가 장비의 구입 및 다수번의 공정없이, 접합 누설 전류를 방지할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명은, 소정의 제 1 전도 타입의 웰을 포함하는 실리콘 기판에 게이트 절연막을 포함하는 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 제 1 전도웰에 제 2 전도 타입의 소오스, 드레인 영역을 형성하는 단계와, 상기 실리콘 기판 상부에 층간 절연막을 형성하는 단계와, 상기 소오스, 드레인 영역 하부의 제 1 전도 타입 웰이 노출되도록 층간 절연막을 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀 저면 및 내벽에 실리콘보다 일함수가 작은 물질로 쇼트키 금속막을 형성하는 단계, 및 상기 각각 콘택홀 내의 쇼트키 금속막 상부에 소오스, 드레인 전극을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 단채널 및 얕은 접합을 갖는 모스 트랜지스터에 접합 누설 전류를 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
현재의 고집적 소자의 유효 채널 길이의 감소화와 더불어 소자의 수직 구조,즉 접합 깊이의 감소 또한 필연적으로 요구되게 되었으며, 단채널에 의한 핫 캐리어(hot carrier)들이 다량으로 발생되어, 고집적 소자를 구현하는데 얕은 접합의 트랜지스터 형성은 필연적으로 요구되었다.
예를 들어, 얕은 접합은 모스(MOS: metal oxide silicon) 트랜지스터의 채널 길이가 0.5㎛ 이하로 형성되면, 접합 영역의 깊이는 150nm 이하로 구성되어야 하고, 이러한 얕은 접합을 형성하기 위하여는, 접합 영역을 형성하기 위한 이온 주입시 에너지 투사 범위를 조절하고, 단시간 어닐링 공정을 진행하여야 한다.
도 1은 얕은 접합을 갖는 종래의 모스 트랜지스터를 개략적으로 나타낸 도면이다. 도면을 참조하여, 불순물이 도핑된 실리콘 기판(1)에 게이트 절연막(2)을 형성한다음, 그 상부에 게이트 전극(3)을 공지된 방법으로 형성한다. 그리고 난다음, 게이트 전극(3)으로 부터 노출된 실리콘 기판(1) 영역에 비교적 낮은 에너지로 저농도 불순물을 이온 주입하여, 저농도 불순물 영역(4)을 형성한다. 이어서, 게이트 전극(3)의 양측벽에 스페이서(5)를 공지의 방법으로 형성하고, 이 스페이서(5) 및 게이트 전극(3)을 마스크로 하여, 노출된 실리콘 기판(1)에 고농도 불순물을 이온 주입하여 고농도 불순물 영역(6)을 형성한다. 이때, 고농도 불순물 이온도 마찬가지로 낮은 에너지로서 이온주입됨이 바람직하다. 그다음에, 실리콘 기판(1) 상부에 층간 절연막(7)을 형성한다음, 고농도 불순물 영역(6)이 노출되도록 층간 절연막 (7)을 식각하여 콘택홀(h)을 형성한다. 그후, 노출된 고농도 불순물 영역(6)과 콘택되도록 금속 배선(8)을 형성한다.
그러나, 상기 콘택홀(h)을 형성하는 과정에서, 셀들이 밀집되어 있는 영역은 셀들이 드물게 배치된 영역보다 상대적으로 식각 속도가 느리기 때문에, 접합 영역을 노출시키기 위하여 정하여진 시간보다 오버 에치(over etch)를 실시하여야 한다.
이때, 층간 절연막과 실리콘 기판간의 식각 선택비가 그리 크지 않으므로, 층간 절연막을 식각하는 가운데 접합 영역 즉, 고농도 불순물 영역(6)의 표면이 일부 제거된다. 이로 인하여, 모스 트랜지스터에 접합 누설 전류가 발생된다. 여기서, 미설명 부호 "a"는 접합 영역이 식각된 부분을 나타낸다.
이러한 문제점을 해결하기 위하여, 종래의 다른 방법으로는, 층간 절연막과 실리콘 기판간의 식각 선택비를 크게하는 방법과, 플러그 이온을 주입하는 공정등이 제안되었다.
여기서, 상기 층간 절연막과 실리콘 기판간의 식각 선택비를 증대시키는 방법은 새로운 장비를 구입하여야 한다는 문제점 있고, 플러그 이온을 주입하는 부분은, 소오스, 드레인 영역이 노출되도록 마스크를 형성하는 단계와, 플러그 이온을 주입하는 단계와, 주입된 이온을 어닐링하여 활성화시키는 단계 및 마스크를 제거하는 단계등 다수번의 공정이 요구된다는 문제점이 있다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 추가 장비의 구입 및 다수번의 공정없이, 접합 누설 전류를 방지할 수 있는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
도 1은 종래의 모스 트랜지스터의 단면도.
도 2는 본 발명에 따른 모스 트랜지스터의 단면도.
도 3은 원자 번호에 대한 일함수를 나타낸 그래프
(도면의 주요 부분에 대한 부호의 설명)
10 - 실리콘 기판 10a - P웰
12 - 게이트 절연막 13 - 게이트 전극
14 - 저농도 불순물 영역 15 - 스페이서
16 - 고농도 불순물 영역 17 - 층간 절연막
18 - 쇼트키 금속막 19 - 소오스, 드레인 전극 배선
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면, 본 발명은 소정의 제 1 전도 타입의 웰을 포함하는 실리콘 기판에 게이트 절연막을 포함하는 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 제 1 전도웰에 제 2 전도 타입의 소오스, 드레인 영역을 형성하는 단계와, 상기 실리콘 기판 상부에 층간 절연막을 형성하는 단계와, 상기 소오스, 드레인 영역 하부의 제 1 전도 타입 웰이 노출되도록 층간 절연막을 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀 저면 및 내벽에 실리콘보다 일함수가 작은 물질로 쇼트키 금속막을 형성하는 단계, 및 상기 각각 콘택홀 내의 쇼트키 금속막 상부에 소오스, 드레인 전극을 형성하는 단계를 포함한다.
또한, 본 발명은 상기 제 1 전도 타입의 웰을 포함하는 실리콘 기판에 게이트 절연막을 포함하는 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 제 1 전도웰에 제 2 전도 타입의 소오스, 드레인 영역을 형성하는 단계; 상기 실리콘 기판 상부에 층간 절연막을 형성하는 단계; 상기 소오스, 드레인 영역 하부의 제 1 전도 타입 웰이 노출되도록 층간 절연막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀 저면 및 내벽에 실리콘보다 일함수가 큰 물질로 쇼트키 금속막을 형성하는 단계; 및 상기 각각 콘택홀 내의 쇼트키 금속막 상부에 소오스, 드레인 전극을 형성하는 단계를 포함한다.
본 발명에 의하면, 모스 트랜지스터의 접합 영역을 노출시키는 콘택홀 형성시, 접합 영역 저면의 웰 영역이 노출될 수 있도록 콘택홀을 형성하고, 콘택홀 내벽 및 저면에 실리콘과 쇼트키 다이오드를 형성할 수 있는 금속막을 피복한다음,소오스, 드레인 전극을 형성한다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 2는 본 발명에 따른 모스 트랜지스터의 단면도이고, 도 3은 원자 번호에 대한 일함수를 나타낸 그래프이다. 참고로, 본 실시예에서는 N모스 트랜지스터를 예를 들어 설명하도록 한다.
도 2를 참조하여, 불순물이 도핑된 예를 들어 P웰(10a)이 실리콘 기판(10)에 게이트 절연막(12)을 형성한 다음, 그 상부에 게이트 전극(13)을 공지된 방법으로 형성한다. 그리고 난 다음, 게이트 전극(13)으로 부터 노출된 실리콘 기판(10) 영역에 비교적 낮은 에너지로 저농도 N형 불순물을 이온 주입하여, 저농도 불순물 영역(14)을 형성한다. 이어서, 게이트 전극(13)의 양측벽에 스페이서(15)를 공지의 방법으로 형성하고, 이 스페이서(15) 및 게이트 전극(13)을 마스크로 하여, 노출된 실리콘 기판(11)에 고농도 N형 불순물을 이온 주입하여 고농도 불순물 영역(16) 즉, 소오스, 드레인 영역을 형성한다. 이때, 고농도 불순물 이온도 마찬가지로 낮은 에너지로서 이온주입함이 바람직하다. 그 다음, 실리콘 기판(10) 상부에 층간 절연막(17)을 형성한다. 그후, 층간 절연막(17) 및 고농도 불순물 영역(6)의 소정 부분을 식각하여, 고농도 불순물 영역(6) 하단의 P웰 영역(10a)이 노출되도록 콘택홀(H)을 형성한다.
그리고 나서, 콘택홀(H) 저면과 쇼트키(shorttky) 다이오드를 형성하는 쇼트키 금속막(18)을 증착한다. 이때, 쇼트키 금속막(18)으로는 실리콘과 일함수 차이가 큰 물질로 형성함이 바람직하고, 예를 들어, N모스 트랜지스터인 경우(P 웰과 접촉되는 경우)에는 실리콘 보다 일함수가 작은 금속막을 선택하고, P모스 트랜지스터인 경우(N 웰과 접촉되는 경우), 실리콘보다 일함수가 큰 금속막을 선택한다.
여기서, 도 3은 원자 번호에 대한 일함수값을 나타낸 그래프로서, 본 실시예에서는 접합 영역(16)이 N형이므로, 실리콘보다 일함수가 작으며, 일함수의 차이가 큰 리튬막, 나트륨막 및 리튬-철 합금막으로 구성된 그룹으로부터 선택되는 어느 하나를 사용하고, P모스 트랜지스터의 경우에는 실리콘 보다 일함수가 크며, 그 차이 또한 큰 백금막(Pt)을 이용할 수 있다. 그리고 나서, 쇼트키 금속막(18) 표면에 도전층을 증착하고, 소정 부분 패터닝하여 소오스, 드레인 전극(19)을 형성한다.
이와 같이, N모스 트랜지스터에서는 P웰(10a)이 노출된 콘택홀 내에 반도체 기판을 구성하는 실리콘의 일함수보다 작은 일함수를 갖는 쇼트키 금속막(17)이 형성되면, 쇼트키 금속막(18)의 일함수가 노출된 P웰(10a)의 페르미 에너지 준위 (fermi energy level)보다 높게되어, 쇼트키 금속막(18)과 P웰(10a) 사이에는 쇼트키 접합이 형성된다. 그러면, 소오스, 드레인 전극(19)을 통하여 소정의 바이어스가 인가되면, 쇼트키 금속막(18)과 P웰(10a) 사이에 페르미 에너지 차이에 의하여 캐리어들이 이동하게 된다.
이때, 전류 특성을 식 1.1과 식 1.2에 나타내었다.
J = Jst[exp(-qV/kT)-1]---------(식1.1)
Jst = A*T2exp(-qΦBp/kT)---------(식1.2)
여기서, Jst는 역방향 누설 전류이고, V는 바이어스 전압이고, kT는 열 에너지이고, A*는 콘택 면적과 관련된 파라미터이고, ΦBp는 금속과 P웰 사이의 페르미 에너지 차이이다.
상기 식들에 의하면, 순방향 바이어스(V>0)가 인가될 때, 전류가 지수함수적으로 감소되어 역방향 특성을 갖게되고, 역방향 누설 전류(Jst)는 페르미 에너지 차이(ΦBp)가 클수록 지수함수적으로 줄게된다.
따라서, P웰(10a)의 페르미 에너지와 차이가 큰 일함수를 갖는 금속막을 쇼트키 금속막(17)으로 사용하면, P웰(10a)이 노출되도록 콘택홀을 형성하여도 누설 전류가 거의 발생되지 않는다.
또한, 콘택홀을 형성하기 위한 식각 공정시, P웰(10a)까지 노출되도록 충분히 식각하므로써, 공정이 용이하여 진다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 모스 트랜지스터의 소오스, 드레인 영역을 노출시키는 콘택홀 형성시, 소오스, 드레인 영역 저면의 웰 영역이 노출될 수 있도록 콘택홀을 형성하고, 콘택홀 내벽 및 저면에 실리콘과 쇼트키 다이오드를 형성할 수 있는 쇼트키 금속막을 피복한 다음, 소오스, 드레인 전극을 형성한다.
이에 따라, 소오스, 드레인 영역이 콘택홀 형성시 유실되더라도, 노출된 기판과 쇼트키 금속막 사이에 쇼트키 다이오드가 형성되므로써, 전압 인가시 웰 부분과 콘택되는 면에서는 누설 전류가 거의 발생되지 않는다.
따라서, 추가되는 장비 구입 및 다수번의 공정이 불필요하게 되고, 누설 전류를 방지할 수 있다.

Claims (6)

  1. 소정의 제 1 전도 타입의 웰을 포함하는 실리콘 기판에 게이트 절연막을 포함하는 게이트 전극을 형성하는 단계;
    상기 게이트 전극 양측의 제 1 전도웰에 제 2 전도 타입의 소오스, 드레인 영역을 형성하는 단계;
    상기 실리콘 기판 상부에 층간 절연막을 형성하는 단계;
    상기 소오스, 드레인 영역 하부의 제 1 전도 타입 웰이 노출되도록 층간 절연막을 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀 저면 및 내벽에 실리콘보다 일함수가 작은 물질로 쇼트키 금속막을 형성하는 단계; 및
    상기 각각 콘택홀 내의 쇼트키 금속막 상부에 소오스, 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 제 1 전도 타입은 P 타입이고, 제 2 전도 타입은 N타입인 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 쇼트키 금속막은 리튬막, 나트륨막 및 리튬-철 합금막으로 구성된 그룹으로부터 선택되는 어느 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 제 1 전도 타입은 N 타입이고, 제 2 전도 타입은 P타입인 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 소정의 제 1 전도 타입의 웰을 포함하는 실리콘 기판에 게이트 절연막을 포함하는 게이트 전극을 형성하는 단계;
    상기 게이트 전극 양측의 제 1 전도웰에 제 2 전도 타입의 소오스, 드레인 영역을 형성하는 단계;
    상기 실리콘 기판 상부에 층간 절연막을 형성하는 단계;
    상기 소오스, 드레인 영역 하부의 제 1 전도 타입 웰이 노출되도록 층간 절연막을 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀 저면 및 내벽에 실리콘보다 일함수가 큰 물질로 쇼트키 금속막을 형성하는 단계; 및
    상기 각각 콘택홀 내의 쇼트키 금속막 상부에 소오스, 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서, 상기 쇼트키 금속막은 백금막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
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