JP3117197B2 - 半導体素子及びその製造方法 - Google Patents

半導体素子及びその製造方法

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体素子に係り、
特に駆動力及び信頼性を向上させるのに適した半導体素
子及びその製造方法に関する。
【0002】
【従来の技術】半導体素子のMOS(Metal Oxide Semic
onductor)技術はシリコン表面を良質の絶縁特性を有す
るシリコン酸化膜で処理する技術であり、トランジスタ
の特性及び製造方法に革新的な改良をもたらした。
【0003】このようなMOS素子にはPMOS(p cha
nnelMOS),NMOS(n channelMOS)、そしてCM
OSがある。MOS素子として初期には消費電力が少な
く、集積回路製造時にプロセスコントロールが比較的容
易なPMOS素子を主に用いたが、素子のスピードが重
要になるにつれてキャリア(電子或いは正孔)の移動度に
関して電子の移動度が正孔の移動度より約2.5倍程度
速いため、NMOS素子を多く用いるようになった。
【0004】CMOS素子は集積密度および製造プロセ
スに関して、PMOSおよびNMOS素子よりも複雑で
あるが消費電力が非常に少ないという特徴がある。従っ
て、半導体素子のメモリ部はNMOSを用い、周辺回路
部ではCMOSを用いる方式に変わりつつある。
【0005】このようなMOS素子は高集積化及び高速
化のために徐々に素子のサイズ、特にチャネル長が短く
なるように製造されるようになっている。その結果、ソ
ースとドレイン領域との間隔は減ったが、依然として電
源電圧は通常の5Vを使用しているため、MOS素子内
部の電界強度は相対的に増加するようになった。
【0006】また、高集積化のためにチャネルの長さを
さらに短縮するに従って、チャネル中のキャリアがソー
スからチャネルに流れるまでの間に、同キャリアは前記
のような電界から高いエネルギーを得るようになる。キ
ャリアがドレイン側に到達するときには、そのキャリア
の温度は周辺の格子温度よりも遥かに高い温度まで上昇
する。従って、このようなキャリアによって、インパク
トイオン化(impact ionization)が発生するようになっ
た。
【0007】このような現象は電子が正孔よりインパク
トイオン化を引き起こしやすいため、PMOSよりもN
MOS素子で更に大きな問題となる。このようなキャリ
ア衝突の影響によって生成された電子と、正孔との対に
おいて、NMOS素子の場合、電子はn形不純物領域で
あるドレインへ引っ張られる反面、ホールはp形不純物
がドーピングされた領域である基板側へ流れる。このホ
ールの流れは基板電流(substrate current)を生成す
る。また、一部のホールがソース側へも流れることによ
り、pn接合が順方向バイアスされ、npnトランジス
タの作用によってさらに多くの電流が流れる。これは、
インパクトイオン化を加速度的に引き起こすようになり
ドレイン電流をさらに増加させる。
【0008】その結果、チャネル中のキャリアがドレイ
ン付近の高電界によって加速されてそのエネルギーが基
板とゲート酸化膜との間のバリヤーよりも大きくなるこ
とにより、キャリアはホットエレクトロン(熱電子)とな
ってゲート酸化膜に注入される。この時、注入されるエ
レクトロンをチャネルホットエレクトロンという。
【0009】このようにゲート酸化膜内に注入された電
子或いは正孔はゲート酸化膜中にトラップされ、また基
板とゲート酸化膜との界面に電位を生成するに従って、
これにより、しきい値電圧が変化したり、或いは相互コ
ンダクタンスが低下したりするという問題点が生じる。
【0010】上記のような効果をホットキャリア効果と
いうが、そのようなホットキャリア効果はドレイン付近
のピンチオフ領域で発生する高電界に起因する。従っ
て、そのような問題点を改善するために、ドレインとチ
ャネルとの間に低濃度で緩慢な不純物濃度プロファイル
を持つ低濃度層を形成することにより、高電界を減少さ
せてホットキャリア効果を改善したLDD(Lightly Dop
ed Drain)構造のMOSトランジスタが提案された。
【0011】LDD構造の特徴は自己整合された低濃度
不純物領域(LDD領域)がチャネル領域とそのチャネル
領域の両側の高濃度不純物領域(ソース/ドレイン領域)
との間に位置した構造である。
【0012】このような低濃度不純物領域がドレイン接
合付近で高い電界を拡散させることにより、高い印加電
圧でもソースから印加されたキャリアが急激に加速され
ないようにして、ホットキャリアによる電流の不安定性
を解決した。
【0013】しかし、前記低濃度のLDD領域は高濃度
のソース/ドレイン領域に比べて相対的に低濃度(約1
/1000)であるため、この領域の抵抗が寄生抵抗と
して作用して駆動電流を減少させる。その結果、LDD
領域の不純物濃度を高めると、基板電流が増加してホッ
トキャリア効果が増大するが、その濃度を低めると、寄
生抵抗の影響により駆動電流が減少するため、それら両
者を考慮すべきである。
【0014】従って、LDD領域の濃度は制御性が良好
で且つなるべく高濃度で設定する必要がある。そのよう
な方法の一つとして一般に最も多く用いられる方法に
は、ゲート電極をマスクとしたイオン注入法がある。イ
オン注入法において、ゲート電極の両側面に低濃度のL
DD領域を形成した後、ゲート電極の側面に酸化膜を用
いて側壁スペーサを形成する。そして、側壁スペーサ及
びゲート電極をマスクとしたイオン注入工程で高濃度の
ソース/ドレイン領域を形成する。
【0015】この時、前記のような方法で形成したLD
D構造のMOSトランジスタはドレイン領域のみなら
ず、ソース領域側にも低濃度不純物領域が形成される。
その結果、高濃度ソース領域とチャネル領域との間に形
成される低濃度の不純物層のために、高い面積抵抗が発
生する。これにより、チャネルの全体抵抗が高まるの
で,MOS素子の動作電流が減少し、MOSトランジス
タの駆動力が低下する。
【0016】これ以外に、ソース/ドレイン領域でチャ
ネル方向へのチャネル付近の深い部分に、ソース/ドレ
インの低濃度不純物領域を覆う形状に形成されるポケッ
ト領域を形成して突抜け現象を防止するMOSFET素
子も知られている。
【0017】このような従来の半導体素子の製造方法を
添付図面を参照して説明する。図1(a)乃至図2
(c)は従来のMOSFET(Metal Oxide Semiconduct
orField Effect Transistor)の製造工程を示す断面図で
ある。
【0018】まず、図1(a)に示すように、p形半導
体基板1上にゲート酸化膜2とポリシリコン層3を順に
形成する。そして、前記ポリシリコン層3上に感光膜P
Rを塗布した後、露光及び現像工程でゲート電極形成領
域を定義するために感光膜PRをパターニングする。
【0019】図1(b)に示すように、前記パターニン
グされた感光膜PRをマスクとしたエッチング工程で前
記ポリシリコン層3及びゲート酸化膜2を選択的に除去
してゲート電極3aを形成する。
【0020】図1(c)に示すように、前記ゲート電極
3aをマスクとしたイオン注入工程で前記ゲート電極3
aの両側のp形半導体基板1にn形低濃度不純物領域4
を形成する。この時、前記低濃度不純物領域4は通常の
LDD領域を形成したものである。このようなLDD領
域とは半導体素子の高集積化によるチャネル領域の縮小
に伴ってソース/ドレイン領域の間隔が短くなることに
よって発生するインパクトイオン化によるホットキャリ
ア現象を防止するための不純物領域である。
【0021】この時、前記低濃度不純物領域4はゲート
電極3aの両側下部の半導体基板1内に形成されて、M
OSトランジスタのドレイン側のみならず、ソース側に
も形成される対称的構造を有する。そして、前記n形低
濃度不純物領域4はイオン注入工程及び熱処理工程で基
板内に拡散することにより、前記ゲート電極3aと所定
部分がオーバーラップする。
【0022】図2(a)に示すように、前記ゲート電極
3aをマスクとしたチルト(tilt)イオン注入工程及び熱
処理工程でゲート電極3a下部のp形半導体基板1内に
p形低濃度不純物領域5を形成する。この時、前記p形
低濃度不純物領域5はn形低濃度不純物領域4よりさら
に深くイオン注入して前記n形低濃度不純物領域4の下
側を覆う形状に形成する。
【0023】図2(b)に示すように、前記ゲート電極
3aを含む半導体基板1の全面に酸化膜を蒸着した後、
エッチバックして前記ゲート電極3aの両側面に側壁ス
ぺーサ6を形成する。
【0024】図2(c)に示すように、前記ゲート電極
3a及び側壁スペーサ6をマスクとした高濃度不純物イ
オン注入工程及び熱処理工程で前記ゲート電極3a及び
側壁スペーサ6の側面下部の半導体基板1内にn形高濃
度領域7を形成する。これにより、半導体基板1と同一
導電形のp形低濃度不純物領域5が、半導体基板1と反
対導電形のn形低濃度不純物領域4を覆うポケット状に
形成される。このように、LDD領域を有するMOSF
ETが製造される。
【0025】
【発明が解決しようとする課題】従来の半導体素子のM
OSFETにおいては、MOS素子の短所の一つである
ホットキャリアによるMOSFETの動作特性及び寿命
の低下を防止するために、ゲート電極とソース/ドレイ
ンとして用いる高濃度不純物領域の間に低濃度不純物領
域のLDD領域を形成し、前記LDD領域をポケット構
造に形成して突抜け現象を防止したが、次のような問題
点があった。
【0026】第1に、ゲート電極両側下部の半導体基板
1に形成されるLDD領域が対称をなすため、ドレイン
領域のみならずソース領域にも形成される。これによ
り、高濃度ソース領域の側面に形成される低濃度のLD
D領域に起因して面積抵抗が増加して全体的にMOSF
ETの抵抗が増加する。これにより、MOSFETの駆
動力が低下し、それによって信頼性が低下した。
【0027】第2に、ポケット構造の低濃度不純物領域
を形成するために、チルトイオン注入法を用いるべきで
あるため、半導体素子の生産性が低下してしまう。本発
明はかかる従来の半導体素子の問題点を解決するため
に、ドレインとして用いる領域のみに低濃度不純物領域
を形成するとともに、非対称構造のLDD領域を形成す
ることにより、駆動力および信頼性を向上させることの
できる半導体素子及びその製造方法を提供することをそ
の目的とする。
【0028】
【課題を解決しようとする手段】上記目的を達成するた
めに、請求項1の発明は、所定の導電型を有する半導体
基板と、前記半導体基板上に形成されたゲート電極と、
前記ゲート電極と前記半導体基板との間に形成され、前
記ゲート電極の一側エッジ部を含む第1領域に形成され
た第1ゲート絶縁膜と、前記ゲート電極の他側エッジ部
を含む第2領域に形成され、前記第1ゲート絶縁膜より
も厚く形成され、不純物を含む第2ゲート絶縁膜と、前
記ゲート電極の両側下部の前記半導体基板内に形成さ
れ、前記半導体基板と反対導電型の第1不純物領域と、
前記第2ゲート絶縁膜の不純物を拡散させることによ
り、前記第2領域下部の前記半導体基板内に形成され、
前記第1不純物領域と同一導電型の第2不純物領域と、
前記第2不純物領域に接するように前記半導体基板内に
形成され、前記第2不純物領域と反対導電型の第3不純
物領域とを備える。
【0029】請求項2の発明は、前記半導体基板はP型
であり、前記半導体基板内に形成された第2不純物領域
は、前記半導体基板とは反対導電型のN型不純物領域
あり、第3不純物領域は前記N型不純物領域を部分的に
覆うP型不純物領域である
【0030】
【0031】請求項3の発明は、所定の導電型を有する
半導体基板上に第1ゲート絶縁膜と、前記第1ゲート絶
縁膜の側面に前記第1ゲート絶縁膜より厚く且つ不純物
を含む第2ゲート絶縁膜とを形成する工程と、前記第1
ゲート絶縁膜上に一側面が対応し、前記第2ゲート絶縁
膜上に他側面が対応するようにゲート電極を形成する工
程と、前記ゲート電極の両側下部の前記半導体基板内
に、前記半導体基板と反対導電型の第1不純物領域を形
成し、前記第2ゲート絶縁膜の不純物を拡散させること
により第2不純物領域を形成する工程と、前記第2ゲー
ト絶縁膜とその上のゲート電極を除去する工程とを備え
る。
【0032】
【0033】
【発明の実施の形態】以下、本発明の一実施形態に基づ
く半導体素子及びその製造方法を添付図面を参照して説
明する。
【0034】図3は本発明の一実施形態に基づくMOS
FETの構造を示す断面図である。MOSFETは、半
導体基板10と、前記半導体基板10上に形成されたゲ
ート電極14aと、前記ゲート電極14aと前記半導体
基板10との間に形成され、前記ゲート電極14aの一
側エッジ部14bを含む第1領域Aに形成された第1ゲ
ート絶縁膜13と、前記ゲート電極14aと前記半導体
基板10との間に形成され、前記ゲート電極14aの他
側エッジ部14cを含む第2領域Bに前記第1ゲート絶
縁膜13より厚く形成された第2ゲート絶縁膜18と、
前記ゲート電極14aの両側下部の前記半導体基板10
内に形成された第1不純物領域15a,15bと、前記
第2ゲート絶縁膜18下部の前記半導体基板10の内に
形成された第2不純物領域16とを含む。第1ゲート絶
縁膜13は、第1側部13aと、同第1側部13aの反
対側に位置する第2側部13bとを有する。半導体基板
10内において、第2不純物領域18は、第1ゲート絶
縁膜13の第2側部13bに対応する位置のみに形成さ
れている。
【0035】この時、前記第2ゲート絶縁膜18は不純
物イオンを含む絶縁膜から形成される。また、前記第2
ゲート絶縁膜18は、半導体基板10と接触する第1絶
縁膜11と、第1絶縁膜11の上側に形成される第2絶
縁膜12との二層の絶縁膜から構成される。
【0036】この時、前記第1絶縁膜11は前記半導体
基板10と同一の導電形の不純物がドープされた絶縁膜
から形成され、前記第2絶縁膜12は前記半導体基板1
0と反対導電形の不純物がドープされた絶縁膜から形成
される。即ち、前記半導体基板10がp形半導体基板1
0である場合、前記第1絶縁膜11はp形不純物イオン
がドープされた絶縁膜から形成されるが、そのような場
合は硼素(B)或いはインジウム(In)がドープされた絶縁
膜から形成される。そして、前記第2絶縁膜12はn形
不純物がドープされた絶縁膜から形成されるが、そのよ
うな場合は燐(P)或いはヒ素(As)などの不純物がドー
プされた絶縁膜から形成される。これに対して、前記半
導体基板10がn形半導体基板10である場合には前記
第1絶縁膜11はn形の不純物イオンがドープされた絶
縁膜から形成され、前記第2絶縁膜12はp形の不純物
イオンがドープされた絶縁膜から形成される。
【0037】また、前記ゲート電極14a下部の第1ゲ
ート絶縁膜13の幅は前記第2ゲート絶縁膜18の幅よ
り広く形成される。即ち、前記第1領域Aの幅が前記第
2領域Bのそれよりもさらに広い。
【0038】そして、前記第1不純物領域15a,15
bはソース/ドレイン領域であり、前記半導体基板10
と反対導電形の高濃度不純物領域である。前記第2不純
物領域16は前記第1不純物領域15a,15b間の前
記半導体基板10内において、前記第1不純物領域15
a,15bと同一導電形であるが低濃度で形成される。
【0039】特に、前記第2不純物領域16は前記第1
不純物領域15a,15bの中でドレイン領域として用
いる第1不純物領域15bに接するように形成される。
即ち、第2不純物領域16は、ホットキャリア現象を防
止するためのLDD領域である。
【0040】また、前記第2不純物領域16に接する半
導体基板10内には、第3不純物領域17が形成され
る。この時、前記第3不純物領域17は前記第2不純物
領域16と反対導電形の不純物領域から形成される。特
に、前記第3不純物領域17が第2不純物領域16の一
側面及び下側面を覆う形状をなす。
【0041】次に、MOSFETの製造方法を図面を参
照して説明する。図4(a)乃至図6(c)は本発明の
第1実施形態に基づくMOSFETの製造工程を示す断
面図である。
【0042】まず、図4(a)に示すように、半導体基
板10上に第1絶縁膜11と第2絶縁膜12とを順に形
成する。そして、前記第2絶縁膜12上に第1感光膜P
10を塗布した後、露光及び現像工程で半導体基板10
の所定領域にチャネル領域を定義するために、第1及び
第2絶縁膜11,12がチャネル領域以外の領域のみに
残るように前記第1感光膜PR10をパターニングする。
【0043】この時、前記第1絶縁膜11は前記半導体
基板10と同一導電形の不純物イオンがドープされた絶
縁膜から形成し、前記第2絶縁膜12は前記半導体基板
10と反対導電形の不純物イオンがドープされた絶縁膜
から形成する。
【0044】即ち、前記半導体基板10がn形の半導体
基板10である場合、前記第1絶縁膜11はn形不純物
イオンである燐或いはヒ素などの不純物イオンがドープ
された絶縁膜から形成し、前記第2絶縁膜12はp形不
純物イオンである硼素或いはインジウムなどの不純物イ
オンがドープされた絶縁膜から形成し、前記半導体基板
10がp形の半導体基板10である場合、前記第1絶縁
膜11はp形不純物イオンである硼素或いはインジウム
などの不純物イオンがドープされた絶縁膜から形成し、
前記第2絶縁膜12はn形不純物イオンである燐或いは
ヒ素などの不純物イオンがドープされた絶縁膜から形成
する。
【0045】また、前記第1及び第2絶縁膜11,12
に代えて、一層の絶縁膜を形成してもよい。その場合に
は、前記半導体基板10と反対導電形の不純物イオンが
ドープされた絶縁膜を形成する。
【0046】図4(b)に示すように、前記パターニン
グされた第1感光膜PR10をマスクとしたエッチング工
程で前記第2及び第1絶縁膜12,11を選択的に除去
して前記半導体基板10の表面を露出させる。
【0047】図5(a)に示すように、前記第1感光膜
PR10を除去する。続いて、露出された前記半導体基板
10の表面に第1ゲート絶縁膜13を形成する。その
後、前記第1ゲート絶縁膜13を含む第2絶縁膜12の
全面にポリシリコン層14を形成する。続いて、前記ポ
リシリコン層14上に第2感光膜PR11を塗布した後、
露光及び現象工程でゲート電極領域を定義するために、
第2感光膜PR11をパターニングする。
【0048】ここで、前記ゲート電極領域は、前記第1
ゲート絶縁膜13の全面と、前記第1ゲート絶縁膜13
の一側面に位置する第2絶縁膜12の所定領域とを含
む。そして、前記第1ゲート絶縁膜13は酸化膜および
窒化膜のいずれか一方を用いて形成する。第1ゲート絶
縁膜13を酸化膜から形成する場合には、露出された前
記半導体基板10を酸素O2または水蒸気2H2O雰囲気
で熱酸化処理を施す。この時、第1ゲート絶縁膜13
は、前記第1絶縁膜11とほぼ同様の高さに形成され
る。
【0049】図5(b)に示すように、前記パターニン
グされた第2感光膜PR11をマスクとしたエッチング工
程で前記ポリシリコン層14、第2絶縁膜12、及び第
1絶縁膜11をエッチングすることによりゲート電極1
4aを形成する。即ち、前記ゲート電極14aの一側面
が第2絶縁膜12の上面に所定間隔オーバーラップする
ように形成する。この時、前記ゲート電極14aの一側
下部に位置する第1及び第2絶縁膜11,12は第2ゲ
ート絶縁膜18を成す。このような第2ゲート絶縁膜1
8は第1ゲート絶縁膜13より狭い幅に形成する。
【0050】図5(c)に示すように、前記第2感光膜
PR11を除去する。その後、前記ゲート電極14aをマ
スクとして前記ゲート電極14aの両側に位置する半導
体基板10に前記半導体基板10と反対導電形の高濃度
不純物イオンを注入した後、熱処理を施すことによりゲ
ート電極14aの両側面の下部に位置する半導体基板1
0に高濃度不純物領域のソース/ドレイン領域15a,
15bを形成する。ここで、前記ソース/ドレイン領域
15a,15bを第1不純物領域と称する。
【0051】この時、前記のような熱処理工程によって
前記第2ゲート絶縁膜18の上層部を成す第2絶縁膜1
2にドープされた不純物イオンが半導体基板10内に固
相拡散(SPD:solid phase diffusion)して、前記半
導体基板10の上側面から半導体基板10内に拡散する
第2不純物領域16が形成される。この時、前記第2不
純物領域16は前記半導体基板10と反対導電形の不純
物領域である。
【0052】また、前記第1絶縁膜11にドープされた
不純物イオンも固相拡散して、前記第2不純物領域16
から所定の深さまで前記半導体基板10内に拡散して、
第3不純物領域17が形成される。
【0053】この時、前記半導体基板10に接して形成
された第1絶縁膜11にドープされた不純物イオンは、
第2絶縁膜12にドープされた不純物イオンに比べて前
記半導体基板10内にさらに深く且つさらに広く拡散す
る。従って、第3不純物領域17は、前記第2不純物領
域16を部分的に覆うポケット構造を有する。即ち、第
3不純物領域17は、突抜け現象防止に効果的な構造に
形成される。
【0054】特に、前記第2及び第3不純物領域16,
17は、高濃度で形成されるソース/ドレイン領域15
a,15bである第1不純物領域に比べて、低濃度(約
1/1000)の低濃度不純物領域となるように形成さ
れる。即ち、前記第2及び第3不純物領域16,17の
形成は、一般的なLDD領域の形成である。
【0055】この時、ゲート電極14aの両側下部の前
記半導体基板10に前記第2及び第3不純物領域16,
17が対称的に形成されるのではなく、ゲート電極14
aの一側下部のみに形成される。このため、非対称的な
LDD領域を有するMOSFETが形成される。
【0056】このような非対称的なLDD領域(第2及
び第3不純物領域16,17)は、高濃度で形成される
ソース/ドレイン領域15a,15bのうちドレイン領
域15bに接するように形成される。
【0057】図6(a)に示すように、前記ゲート電極
14aを含む半導体基板10の全面に第3感光膜PR12
を塗布した後、露光及び現像工程で第2ゲート絶縁膜1
8と同一位置においてゲート電極14aが露出されるよ
うに第3感光膜PR12をパターニングする。
【0058】図6(b)に示すように、前記第3感光膜
PR12をマスクとしたエッチング工程で前記第2ゲート
絶縁膜18と、第2ゲート絶縁膜18と同一位置に形成
されたゲート電極14aの一部とを除去する。
【0059】図6(c)に示すように、前記第3感光膜
PR12を除去することにより、本発明の第1実施形態に
基づくMOSFETの製造工程を完了する。しかしなが
ら、前記図6(a)乃至図6(c)に示すような、第2
ゲート絶縁膜18と、第2ゲート絶縁膜18と同一位置
に形成されたゲート電極14aの一部との除去工程を省
略してもよい。
【0060】以上詳述したように、第1の実施形態によ
れば、ゲート電極14aの他側エッジ部14cを含む第
2領域B下部の半導体基板10内のみに第2不純物領域
16を形成しているため、面積抵抗を減少してMOSF
ETの駆動力を向上させることができる。
【0061】また、第1の実施形態によれば、第2ゲー
ト絶縁膜を不純物イオンがドープされた絶縁膜から形成
することにより、固相拡散による不純物領域形成が可能
となり、イオン注入工程を略し得るので、MOSFET
の生産性を向上することができる。
【0062】さらに、第1の実施形態によれば、第2不
純物領域が第1不純物領域より低い濃度で形成されてい
るため、ホットキャリア効果を防止することができる。
第1の実施形態によれば、第2不純物領域に接する半導
体基板内に第3不純物領域を形成することにより、突抜
け現象を防止することができる。
【0063】次に、第2実施形態のMOSFETの製造
方法を説明する。図7(a)乃至図9(b)は本発明の
第2実施形態に基づくMOSFETの製造工程を示す断
面図である。
【0064】このような本発明の第2実施形態に基づく
MOSFETの製造工程は第1ゲート絶縁膜を形成した
後に、第1及び第2絶縁膜を形成することを特徴とす
る。まず、図7(a)に示すように、半導体基板20上
に第1ゲート絶縁膜21を形成した後、前記第1ゲート
絶縁膜21上に第1感光膜PR20を塗布する。この第1
ゲート絶縁膜21は、第1側部21aと同第1側部の反
対側に位置する第2側部21bを有する。続いて、露光
及び現像工程でチャネル領域を定義するために、チャネ
ル領域の上側にだけ残るように第1感光膜PR20をパタ
ーニングする。その後、パターニングされた第1感光膜
PR20をマスクとしたエッチング工程で前記第1ゲート
絶縁膜21を選択的に除去する。
【0065】図7(b)に示すように、前記第1感光膜
PR20を除去する。続いて、前記第1ゲート絶縁膜21
を含む前記半導体基板20の全面に第1絶縁膜22及び
第2絶縁膜23を順に形成する。その後、前記第2絶縁
膜23の全面に第2感光膜PR21を塗布する。続いて、
露光及び現像工程で前記第1ゲート絶縁膜21の一側か
ら第1ゲート絶縁膜21の外側へ所定距離だけ第2絶縁
膜23上のみに残るように前記第2感光膜PR21をパタ
ーニングする。
【0066】この時、前記1絶縁膜22は前記半導体基
板20と同一導電形の不純物イオンがドープされた絶縁
膜からなり、前記第2絶縁膜23は前記半導体基板20
と反対導電形の不純物イオンがドープされた絶縁膜から
なる。
【0067】即ち、前記半導体基板20がn形の半導体
基板20である場合、前記第1絶縁膜22はn形不純物
イオンである燐或いはヒ素などの不純物イオンがドープ
された絶縁膜から形成され、前記第2絶縁膜23はp形
不純物イオンである硼素或いはインジウムなどの不純物
イオンがドープされた絶縁膜から形成される。一方、前
記半導体基板20がp形の半導体基板20である場合、
前記第1絶縁膜22はp形不純物イオンがドープされた
絶縁膜から形成され、前記第2絶縁膜23はn形不純物
イオンがドープされた絶縁膜から形成される。
【0068】また、前記第1及び第2絶縁膜22,23
に代えて、一層の絶縁膜を形成してもよい。その場合に
は、前記半導体基板20と反対導電形の不純物イオンが
ドープされた絶縁膜を形成する。
【0069】図7(c)に示すように、パターニングさ
れた前記2感光膜PR21をマスクとしたエッチング工程
で前記第2及び第1絶縁膜23,22を選択的に除去し
て、第1ゲート絶縁膜21の一側面に第2及び第1絶縁
膜23,22からなる第2ゲート絶縁膜24を形成す
る。続いて、第2感光膜PR21を除去する。その後、前
記第1ゲート絶縁膜21及び第2ゲート絶縁膜24を含
む基板全面にポリシリコン層25を形成した後、前記ポ
リシリコン層25上に第3感光膜PR22を塗布する。続
いて、露光及び現像工程で前記第1ゲート絶縁膜21及
び第2ゲート絶縁膜24と同一の位置におけるポリシリ
コン層25上のみに残るように前記第3感光膜PR22
パターニングする。
【0070】図8(a)に示すように、パターニングさ
れた前記第3感光膜PR22をマスクとしたエッチング工
程で前記ポリシリコン層25を選択的にエッチングして
ゲート電極25aを形成する。
【0071】図8(b)に示すように、前記第3感光膜
PR22を除去する。その後、前記ゲート電極25aをマ
スクとしたイオン注入工程で前記ゲート電極25aの両
側面の半導体基板20に前記半導体基板20と反対導電
形の高濃度不純物イオンを注入した後、熱処理してゲー
ト電極25aの両側面下部の半導体基板20に高濃度不
純物領域であるソース/ドレイン領域26a,26bを
形成する。ここで、前記ソース/ドレイン領域26a,
26bを第1不純物領域と称する。
【0072】この時、前記熱処理工程によって、前記第
2ゲート絶縁膜24の上層部を成す第2絶縁膜23と下
層部を成す第1絶縁膜22とにドープされた不純物イオ
ンが前記半導体基板20内に固相拡散する。これによ
り、前記半導体基板20の上部界面から前記半導体基板
20内に第2及び第3不純物領域27,28が形成され
る。ここで、前記第2不純物領域27は前記半導体基板
20と反対導電形の不純物領域であり、前記第3不純物
領域28は同一導電形の不純物領域である。
【0073】この時、半導体基板20に接して形成され
た第1絶縁膜22にドープされた不純物イオンは、第2
絶縁膜23にドープされた不純物イオンに比べて前記半
導体基板20にさらに深く、さらに広く拡散する。その
ため、第3不純物領域28は、第2不純物領域27を覆
うポケット構造に形成される。
【0074】特に、前記第2及び第3不純物領域27,
28は高濃度の第1不純物領域であるソース/ドレイン
領域26a,26bに比べて低濃度(約1/1000)の
不純物濃度を有する。即ち、前記第2及び対3不純物領
域27,28の形成は一般的なLDD領域の形成であ
る。
【0075】この時、図面に示すように、ゲート電極2
5aの両側下部の半導体基板20にLDD領域が対称的
に形成されることなく、ゲート電極25aの一側下部の
みに形成される。従って、LDD領域が非対称的な構造
を有するMOSFETが形成される。このような非対称
的なLDD領域(第2及び第3不純物領域27,28)は
ソース/ドレイン領域26a,26bのうちドレイン領
域26bに接するように形成される。
【0076】図8(c)に示すように、前記ゲート電極
25aを含む半導体基板20の全面に第4感光膜PR23
を塗布した後、露光及び現像工程で第2ゲート絶縁膜2
4と同一位置のゲート電極25aが露出されるように第
4感光膜PR23をパターニングする。
【0077】図9(a)に示すように、前記第4感光膜
PR23をマスクとしたエッチング工程で前記第2ゲート
絶縁膜24と、第2ゲート絶縁膜24と同一位置に形成
されたゲート電極25aの一部とを除去する。
【0078】図9(b)に示すように、前記第4感光膜
PR23を除去することにより、本発明の第2実施形態に
基づくMOSFET製造工程が完了する。しかしなが
ら、本発明の第1実施形態と同様に、前記図8(c)乃
至図9(b)に示される第2ゲート絶縁膜24と、第2
ゲート絶縁膜24と同一位置に形成されたゲート電極2
5aの一部との除去工程を省略してもよい。
【0079】この第2の実施形態のMOSFETにおい
ても、第1の実施形態と同様の効果を有する。
【0080】
【発明の効果】請求項1に記載の発明によれば、ゲート
電極の他側エッジ部を含む第2領域下部の半導体基板内
のみに第2不純物領域を形成することにより、面積抵抗
を減少して半導体素子の駆動力を向上させることができ
る。また、第2ゲート絶縁膜を不純物を含む絶縁膜から
形成することにより、固相拡散による不純物領域形成が
可能となり、イオン注入工程を略し得るので、半導体素
子の生産性を向上させることができる。さらに、第2不
純物領域に接する第3不純物領域により、突抜け現象を
防止することができる。
【0081】請求項2に記載の発明によれば、第2不純
物領域がN型の不純物領域からなり、第3不純物領域が
P型の不純物領域からなるため突抜け現象を確実に防止
することができる。
【0082】
【0083】
【0084】請求項3に記載の発明によれば、ゲート電
極の一側下部に形成された第2ゲート絶縁膜下の半導体
基板のみに第2不純物領域を形成することにより、面積
抵抗を減少させ得るため、半導体素子の駆動力を向上さ
せることができる。また、第2ゲート絶縁膜を不純物を
含む絶縁膜から形成することにより、固相拡散による不
純物領域形成が可能となり、イオン注入工程を略し得る
ので、半導体素子の生産性を向上させることができる。
【図面の簡単な説明】
【図1】 従来のMOSFETの製造工程を示す断面
図。
【図2】 従来のMOSFETの製造工程を示す断面
図。
【図3】 本発明の一実施形態のMOSFETを示す断
面図。
【図4】 第1実施形態に基づくMOSFETの製造工
程を示す断面図。
【図5】 図4の工程に引き続いて実行される製造工程
を示す断面図。
【図6】 図5の工程に引き続いて実行される製造工程
を示す断面図。
【図7】 本発明の第2実施形態に基づくMOSFET
の製造工程を示す断面図。
【図8】 図7の工程に引き続いて実行される製造工程
を示す断面図。
【図9】 図8の工程に引き続いて実行される製造工程
を示す断面図。
【符号の説明】
10,20 半導体基板 11,22 第1絶縁膜 12,23 第2絶縁膜 13,21 第1ゲート絶縁膜 13a,21a 第1側部 13b,21b 第2側部 14a ゲート電極 14b 一側エッジ部 14c 他側エッジ部 15a,15b,25a,25b 不純物領域 16,27 第2不純物領域 17,28 第3不純物領域 18,24 第2ゲート絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ユン キュハン 大韓民国 チュンチョンブク−ド チョ ンズ−シ フンドク−ク ボンミョン2 −ドン エルジーサヲンアパートメント ガ−1201 (56)参考文献 特開 昭58−78464(JP,A)

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 所定の導電型を有する半導体基板と、 前記半導体基板上に形成されたゲート電極と、 前記ゲート電極と前記半導体基板との間に形成され、前
    記ゲート電極の一側エッジ部を含む第1領域に形成され
    た第1ゲート絶縁膜と、 前記ゲート電極の他側エッジ部を含む第2領域に形成さ
    れ、前記第1ゲート絶縁膜よりも厚く形成され、不純物
    を含む第2ゲート絶縁膜と、 前記ゲート電極の両側下部の前記半導体基板内に形成さ
    れ、前記半導体基板と反対導電型の第1不純物領域と、前記第2ゲート絶縁膜の不純物を拡散させることによ
    り、 前記第2領域下部の前記半導体基板内に形成され、
    前記第1不純物領域と同一導電型の第2不純物領域と、 前記第2不純物領域に接するように前記半導体基板内に
    形成され、前記第2不純物領域と反対導電型の第3不純
    物領域とを備えることを特徴とする半導体素子。
  2. 【請求項2】 前記半導体基板はP型であり、前記半導
    体基板内に形成された第2不純物領域は、前記半導体基
    板とは反対導電型のN型不純物領域であり、第3不純物
    領域は前記N型不純物領域を部分的に覆うP型不純物領
    域であることを特徴とする請求項1記載の半導体素子。
  3. 【請求項3】 所定の導電型を有する半導体基板上に第
    1ゲート絶縁膜と、前記第1ゲート絶縁膜の側面に前記
    第1ゲート絶縁膜より厚く且つ不純物を含む第2ゲート
    絶縁膜とを形成する工程と、 前記第1ゲート絶縁膜上に一側面が対応し、前記第2ゲ
    ート絶縁膜上に他側面が対応するようにゲート電極を形
    成する工程と、 前記ゲート電極の両側下部の前記半導体基板内に、前記
    半導体基板と反対導電型の第1不純物領域を形成し、前
    記第2ゲート絶縁膜の不純物を拡散させることにより第
    2不純物領域を形成する工程と、 前記第2ゲート絶縁膜とその上のゲート電極を除去する
    工程とを備えることを特徴とする半導体素子の製造方
    法。
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