JP3117197B2 - 半導体素子及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は半導体素子に係り、
特に駆動力及び信頼性を向上させるのに適した半導体素
子及びその製造方法に関する。
特に駆動力及び信頼性を向上させるのに適した半導体素
子及びその製造方法に関する。
【０００２】
【従来の技術】半導体素子のＭＯＳ(Metal Oxide Semic
onductor)技術はシリコン表面を良質の絶縁特性を有す
るシリコン酸化膜で処理する技術であり、トランジスタ
の特性及び製造方法に革新的な改良をもたらした。
onductor)技術はシリコン表面を良質の絶縁特性を有す
るシリコン酸化膜で処理する技術であり、トランジスタ
の特性及び製造方法に革新的な改良をもたらした。
【０００３】このようなＭＯＳ素子にはＰＭＯＳ(p cha
nnelＭＯＳ)，ＮＭＯＳ(n channelＭＯＳ)、そしてＣＭ
ＯＳがある。ＭＯＳ素子として初期には消費電力が少な
く、集積回路製造時にプロセスコントロールが比較的容
易なＰＭＯＳ素子を主に用いたが、素子のスピードが重
要になるにつれてキャリア(電子或いは正孔)の移動度に
関して電子の移動度が正孔の移動度より約２．５倍程度
速いため、ＮＭＯＳ素子を多く用いるようになった。
nnelＭＯＳ)，ＮＭＯＳ(n channelＭＯＳ)、そしてＣＭ
ＯＳがある。ＭＯＳ素子として初期には消費電力が少な
く、集積回路製造時にプロセスコントロールが比較的容
易なＰＭＯＳ素子を主に用いたが、素子のスピードが重
要になるにつれてキャリア(電子或いは正孔)の移動度に
関して電子の移動度が正孔の移動度より約２．５倍程度
速いため、ＮＭＯＳ素子を多く用いるようになった。
【０００４】ＣＭＯＳ素子は集積密度および製造プロセ
スに関して、ＰＭＯＳおよびＮＭＯＳ素子よりも複雑で
あるが消費電力が非常に少ないという特徴がある。従っ
て、半導体素子のメモリ部はＮＭＯＳを用い、周辺回路
部ではＣＭＯＳを用いる方式に変わりつつある。
スに関して、ＰＭＯＳおよびＮＭＯＳ素子よりも複雑で
あるが消費電力が非常に少ないという特徴がある。従っ
て、半導体素子のメモリ部はＮＭＯＳを用い、周辺回路
部ではＣＭＯＳを用いる方式に変わりつつある。
【０００５】このようなＭＯＳ素子は高集積化及び高速
化のために徐々に素子のサイズ、特にチャネル長が短く
なるように製造されるようになっている。その結果、ソ
ースとドレイン領域との間隔は減ったが、依然として電
源電圧は通常の５Ｖを使用しているため、ＭＯＳ素子内
部の電界強度は相対的に増加するようになった。
化のために徐々に素子のサイズ、特にチャネル長が短く
なるように製造されるようになっている。その結果、ソ
ースとドレイン領域との間隔は減ったが、依然として電
源電圧は通常の５Ｖを使用しているため、ＭＯＳ素子内
部の電界強度は相対的に増加するようになった。
【０００６】また、高集積化のためにチャネルの長さを
さらに短縮するに従って、チャネル中のキャリアがソー
スからチャネルに流れるまでの間に、同キャリアは前記
のような電界から高いエネルギーを得るようになる。キ
ャリアがドレイン側に到達するときには、そのキャリア
の温度は周辺の格子温度よりも遥かに高い温度まで上昇
する。従って、このようなキャリアによって、インパク
トイオン化(impact ionization)が発生するようになっ
た。
さらに短縮するに従って、チャネル中のキャリアがソー
スからチャネルに流れるまでの間に、同キャリアは前記
のような電界から高いエネルギーを得るようになる。キ
ャリアがドレイン側に到達するときには、そのキャリア
の温度は周辺の格子温度よりも遥かに高い温度まで上昇
する。従って、このようなキャリアによって、インパク
トイオン化(impact ionization)が発生するようになっ
た。
【０００７】このような現象は電子が正孔よりインパク
トイオン化を引き起こしやすいため、ＰＭＯＳよりもＮ
ＭＯＳ素子で更に大きな問題となる。このようなキャリ
ア衝突の影響によって生成された電子と、正孔との対に
おいて、ＮＭＯＳ素子の場合、電子はｎ形不純物領域で
あるドレインへ引っ張られる反面、ホールはｐ形不純物
がドーピングされた領域である基板側へ流れる。このホ
ールの流れは基板電流(substrate current)を生成す
る。また、一部のホールがソース側へも流れることによ
り、ｐｎ接合が順方向バイアスされ、ｎｐｎトランジス
タの作用によってさらに多くの電流が流れる。これは、
インパクトイオン化を加速度的に引き起こすようになり
ドレイン電流をさらに増加させる。
トイオン化を引き起こしやすいため、ＰＭＯＳよりもＮ
ＭＯＳ素子で更に大きな問題となる。このようなキャリ
ア衝突の影響によって生成された電子と、正孔との対に
おいて、ＮＭＯＳ素子の場合、電子はｎ形不純物領域で
あるドレインへ引っ張られる反面、ホールはｐ形不純物
がドーピングされた領域である基板側へ流れる。このホ
ールの流れは基板電流(substrate current)を生成す
る。また、一部のホールがソース側へも流れることによ
り、ｐｎ接合が順方向バイアスされ、ｎｐｎトランジス
タの作用によってさらに多くの電流が流れる。これは、
インパクトイオン化を加速度的に引き起こすようになり
ドレイン電流をさらに増加させる。
【０００８】その結果、チャネル中のキャリアがドレイ
ン付近の高電界によって加速されてそのエネルギーが基
板とゲート酸化膜との間のバリヤーよりも大きくなるこ
とにより、キャリアはホットエレクトロン(熱電子)とな
ってゲート酸化膜に注入される。この時、注入されるエ
レクトロンをチャネルホットエレクトロンという。
ン付近の高電界によって加速されてそのエネルギーが基
板とゲート酸化膜との間のバリヤーよりも大きくなるこ
とにより、キャリアはホットエレクトロン(熱電子)とな
ってゲート酸化膜に注入される。この時、注入されるエ
レクトロンをチャネルホットエレクトロンという。
【０００９】このようにゲート酸化膜内に注入された電
子或いは正孔はゲート酸化膜中にトラップされ、また基
板とゲート酸化膜との界面に電位を生成するに従って、
これにより、しきい値電圧が変化したり、或いは相互コ
ンダクタンスが低下したりするという問題点が生じる。
子或いは正孔はゲート酸化膜中にトラップされ、また基
板とゲート酸化膜との界面に電位を生成するに従って、
これにより、しきい値電圧が変化したり、或いは相互コ
ンダクタンスが低下したりするという問題点が生じる。
【００１０】上記のような効果をホットキャリア効果と
いうが、そのようなホットキャリア効果はドレイン付近
のピンチオフ領域で発生する高電界に起因する。従っ
て、そのような問題点を改善するために、ドレインとチ
ャネルとの間に低濃度で緩慢な不純物濃度プロファイル
を持つ低濃度層を形成することにより、高電界を減少さ
せてホットキャリア効果を改善したＬＤＤ(Lightly Dop
ed Drain)構造のＭＯＳトランジスタが提案された。
いうが、そのようなホットキャリア効果はドレイン付近
のピンチオフ領域で発生する高電界に起因する。従っ
て、そのような問題点を改善するために、ドレインとチ
ャネルとの間に低濃度で緩慢な不純物濃度プロファイル
を持つ低濃度層を形成することにより、高電界を減少さ
せてホットキャリア効果を改善したＬＤＤ(Lightly Dop
ed Drain)構造のＭＯＳトランジスタが提案された。
【００１１】ＬＤＤ構造の特徴は自己整合された低濃度
不純物領域(ＬＤＤ領域)がチャネル領域とそのチャネル
領域の両側の高濃度不純物領域(ソース／ドレイン領域)
との間に位置した構造である。
不純物領域(ＬＤＤ領域)がチャネル領域とそのチャネル
領域の両側の高濃度不純物領域(ソース／ドレイン領域)
との間に位置した構造である。
【００１２】このような低濃度不純物領域がドレイン接
合付近で高い電界を拡散させることにより、高い印加電
圧でもソースから印加されたキャリアが急激に加速され
ないようにして、ホットキャリアによる電流の不安定性
を解決した。
合付近で高い電界を拡散させることにより、高い印加電
圧でもソースから印加されたキャリアが急激に加速され
ないようにして、ホットキャリアによる電流の不安定性
を解決した。
【００１３】しかし、前記低濃度のＬＤＤ領域は高濃度
のソース／ドレイン領域に比べて相対的に低濃度(約１
／１０００)であるため、この領域の抵抗が寄生抵抗と
して作用して駆動電流を減少させる。その結果、ＬＤＤ
領域の不純物濃度を高めると、基板電流が増加してホッ
トキャリア効果が増大するが、その濃度を低めると、寄
生抵抗の影響により駆動電流が減少するため、それら両
者を考慮すべきである。
のソース／ドレイン領域に比べて相対的に低濃度(約１
／１０００)であるため、この領域の抵抗が寄生抵抗と
して作用して駆動電流を減少させる。その結果、ＬＤＤ
領域の不純物濃度を高めると、基板電流が増加してホッ
トキャリア効果が増大するが、その濃度を低めると、寄
生抵抗の影響により駆動電流が減少するため、それら両
者を考慮すべきである。
【００１４】従って、ＬＤＤ領域の濃度は制御性が良好
で且つなるべく高濃度で設定する必要がある。そのよう
な方法の一つとして一般に最も多く用いられる方法に
は、ゲート電極をマスクとしたイオン注入法がある。イ
オン注入法において、ゲート電極の両側面に低濃度のＬ
ＤＤ領域を形成した後、ゲート電極の側面に酸化膜を用
いて側壁スペーサを形成する。そして、側壁スペーサ及
びゲート電極をマスクとしたイオン注入工程で高濃度の
ソース／ドレイン領域を形成する。
で且つなるべく高濃度で設定する必要がある。そのよう
な方法の一つとして一般に最も多く用いられる方法に
は、ゲート電極をマスクとしたイオン注入法がある。イ
オン注入法において、ゲート電極の両側面に低濃度のＬ
ＤＤ領域を形成した後、ゲート電極の側面に酸化膜を用
いて側壁スペーサを形成する。そして、側壁スペーサ及
びゲート電極をマスクとしたイオン注入工程で高濃度の
ソース／ドレイン領域を形成する。
【００１５】この時、前記のような方法で形成したＬＤ
Ｄ構造のＭＯＳトランジスタはドレイン領域のみなら
ず、ソース領域側にも低濃度不純物領域が形成される。
その結果、高濃度ソース領域とチャネル領域との間に形
成される低濃度の不純物層のために、高い面積抵抗が発
生する。これにより、チャネルの全体抵抗が高まるの
で，ＭＯＳ素子の動作電流が減少し、ＭＯＳトランジス
タの駆動力が低下する。
Ｄ構造のＭＯＳトランジスタはドレイン領域のみなら
ず、ソース領域側にも低濃度不純物領域が形成される。
その結果、高濃度ソース領域とチャネル領域との間に形
成される低濃度の不純物層のために、高い面積抵抗が発
生する。これにより、チャネルの全体抵抗が高まるの
で，ＭＯＳ素子の動作電流が減少し、ＭＯＳトランジス
タの駆動力が低下する。
【００１６】これ以外に、ソース／ドレイン領域でチャ
ネル方向へのチャネル付近の深い部分に、ソース／ドレ
インの低濃度不純物領域を覆う形状に形成されるポケッ
ト領域を形成して突抜け現象を防止するＭＯＳＦＥＴ素
子も知られている。
ネル方向へのチャネル付近の深い部分に、ソース／ドレ
インの低濃度不純物領域を覆う形状に形成されるポケッ
ト領域を形成して突抜け現象を防止するＭＯＳＦＥＴ素
子も知られている。
【００１７】このような従来の半導体素子の製造方法を
添付図面を参照して説明する。図１（ａ）乃至図２
（ｃ）は従来のＭＯＳＦＥＴ(Metal Oxide Semiconduct
orField Effect Transistor)の製造工程を示す断面図で
ある。
添付図面を参照して説明する。図１（ａ）乃至図２
（ｃ）は従来のＭＯＳＦＥＴ(Metal Oxide Semiconduct
orField Effect Transistor)の製造工程を示す断面図で
ある。
【００１８】まず、図１（ａ）に示すように、ｐ形半導
体基板１上にゲート酸化膜２とポリシリコン層３を順に
形成する。そして、前記ポリシリコン層３上に感光膜Ｐ
Ｒを塗布した後、露光及び現像工程でゲート電極形成領
域を定義するために感光膜ＰＲをパターニングする。
体基板１上にゲート酸化膜２とポリシリコン層３を順に
形成する。そして、前記ポリシリコン層３上に感光膜Ｐ
Ｒを塗布した後、露光及び現像工程でゲート電極形成領
域を定義するために感光膜ＰＲをパターニングする。
【００１９】図１（ｂ）に示すように、前記パターニン
グされた感光膜ＰＲをマスクとしたエッチング工程で前
記ポリシリコン層３及びゲート酸化膜２を選択的に除去
してゲート電極３ａを形成する。
グされた感光膜ＰＲをマスクとしたエッチング工程で前
記ポリシリコン層３及びゲート酸化膜２を選択的に除去
してゲート電極３ａを形成する。
【００２０】図１（ｃ）に示すように、前記ゲート電極
３ａをマスクとしたイオン注入工程で前記ゲート電極３
ａの両側のｐ形半導体基板１にｎ形低濃度不純物領域４
を形成する。この時、前記低濃度不純物領域４は通常の
ＬＤＤ領域を形成したものである。このようなＬＤＤ領
域とは半導体素子の高集積化によるチャネル領域の縮小
に伴ってソース／ドレイン領域の間隔が短くなることに
よって発生するインパクトイオン化によるホットキャリ
ア現象を防止するための不純物領域である。
３ａをマスクとしたイオン注入工程で前記ゲート電極３
ａの両側のｐ形半導体基板１にｎ形低濃度不純物領域４
を形成する。この時、前記低濃度不純物領域４は通常の
ＬＤＤ領域を形成したものである。このようなＬＤＤ領
域とは半導体素子の高集積化によるチャネル領域の縮小
に伴ってソース／ドレイン領域の間隔が短くなることに
よって発生するインパクトイオン化によるホットキャリ
ア現象を防止するための不純物領域である。
【００２１】この時、前記低濃度不純物領域４はゲート
電極３ａの両側下部の半導体基板１内に形成されて、Ｍ
ＯＳトランジスタのドレイン側のみならず、ソース側に
も形成される対称的構造を有する。そして、前記ｎ形低
濃度不純物領域４はイオン注入工程及び熱処理工程で基
板内に拡散することにより、前記ゲート電極３ａと所定
部分がオーバーラップする。
電極３ａの両側下部の半導体基板１内に形成されて、Ｍ
ＯＳトランジスタのドレイン側のみならず、ソース側に
も形成される対称的構造を有する。そして、前記ｎ形低
濃度不純物領域４はイオン注入工程及び熱処理工程で基
板内に拡散することにより、前記ゲート電極３ａと所定
部分がオーバーラップする。
【００２２】図２（ａ）に示すように、前記ゲート電極
３ａをマスクとしたチルト(tilt)イオン注入工程及び熱
処理工程でゲート電極３ａ下部のｐ形半導体基板１内に
ｐ形低濃度不純物領域５を形成する。この時、前記ｐ形
低濃度不純物領域５はｎ形低濃度不純物領域４よりさら
に深くイオン注入して前記ｎ形低濃度不純物領域４の下
側を覆う形状に形成する。
３ａをマスクとしたチルト(tilt)イオン注入工程及び熱
処理工程でゲート電極３ａ下部のｐ形半導体基板１内に
ｐ形低濃度不純物領域５を形成する。この時、前記ｐ形
低濃度不純物領域５はｎ形低濃度不純物領域４よりさら
に深くイオン注入して前記ｎ形低濃度不純物領域４の下
側を覆う形状に形成する。
【００２３】図２（ｂ）に示すように、前記ゲート電極
３ａを含む半導体基板１の全面に酸化膜を蒸着した後、
エッチバックして前記ゲート電極３ａの両側面に側壁ス
ぺーサ６を形成する。
３ａを含む半導体基板１の全面に酸化膜を蒸着した後、
エッチバックして前記ゲート電極３ａの両側面に側壁ス
ぺーサ６を形成する。
【００２４】図２（ｃ）に示すように、前記ゲート電極
３ａ及び側壁スペーサ６をマスクとした高濃度不純物イ
オン注入工程及び熱処理工程で前記ゲート電極３ａ及び
側壁スペーサ６の側面下部の半導体基板１内にｎ形高濃
度領域７を形成する。これにより、半導体基板１と同一
導電形のｐ形低濃度不純物領域５が、半導体基板１と反
対導電形のｎ形低濃度不純物領域４を覆うポケット状に
形成される。このように、ＬＤＤ領域を有するＭＯＳＦ
ＥＴが製造される。
３ａ及び側壁スペーサ６をマスクとした高濃度不純物イ
オン注入工程及び熱処理工程で前記ゲート電極３ａ及び
側壁スペーサ６の側面下部の半導体基板１内にｎ形高濃
度領域７を形成する。これにより、半導体基板１と同一
導電形のｐ形低濃度不純物領域５が、半導体基板１と反
対導電形のｎ形低濃度不純物領域４を覆うポケット状に
形成される。このように、ＬＤＤ領域を有するＭＯＳＦ
ＥＴが製造される。
【００２５】
【発明が解決しようとする課題】従来の半導体素子のＭ
ＯＳＦＥＴにおいては、ＭＯＳ素子の短所の一つである
ホットキャリアによるＭＯＳＦＥＴの動作特性及び寿命
の低下を防止するために、ゲート電極とソース／ドレイ
ンとして用いる高濃度不純物領域の間に低濃度不純物領
域のＬＤＤ領域を形成し、前記ＬＤＤ領域をポケット構
造に形成して突抜け現象を防止したが、次のような問題
点があった。
ＯＳＦＥＴにおいては、ＭＯＳ素子の短所の一つである
ホットキャリアによるＭＯＳＦＥＴの動作特性及び寿命
の低下を防止するために、ゲート電極とソース／ドレイ
ンとして用いる高濃度不純物領域の間に低濃度不純物領
域のＬＤＤ領域を形成し、前記ＬＤＤ領域をポケット構
造に形成して突抜け現象を防止したが、次のような問題
点があった。
【００２６】第１に、ゲート電極両側下部の半導体基板
１に形成されるＬＤＤ領域が対称をなすため、ドレイン
領域のみならずソース領域にも形成される。これによ
り、高濃度ソース領域の側面に形成される低濃度のＬＤ
Ｄ領域に起因して面積抵抗が増加して全体的にＭＯＳＦ
ＥＴの抵抗が増加する。これにより、ＭＯＳＦＥＴの駆
動力が低下し、それによって信頼性が低下した。
１に形成されるＬＤＤ領域が対称をなすため、ドレイン
領域のみならずソース領域にも形成される。これによ
り、高濃度ソース領域の側面に形成される低濃度のＬＤ
Ｄ領域に起因して面積抵抗が増加して全体的にＭＯＳＦ
ＥＴの抵抗が増加する。これにより、ＭＯＳＦＥＴの駆
動力が低下し、それによって信頼性が低下した。
【００２７】第２に、ポケット構造の低濃度不純物領域
を形成するために、チルトイオン注入法を用いるべきで
あるため、半導体素子の生産性が低下してしまう。本発
明はかかる従来の半導体素子の問題点を解決するため
に、ドレインとして用いる領域のみに低濃度不純物領域
を形成するとともに、非対称構造のＬＤＤ領域を形成す
ることにより、駆動力および信頼性を向上させることの
できる半導体素子及びその製造方法を提供することをそ
の目的とする。
を形成するために、チルトイオン注入法を用いるべきで
あるため、半導体素子の生産性が低下してしまう。本発
明はかかる従来の半導体素子の問題点を解決するため
に、ドレインとして用いる領域のみに低濃度不純物領域
を形成するとともに、非対称構造のＬＤＤ領域を形成す
ることにより、駆動力および信頼性を向上させることの
できる半導体素子及びその製造方法を提供することをそ
の目的とする。
【００２８】
【課題を解決しようとする手段】上記目的を達成するた
めに、請求項１の発明は、所定の導電型を有する半導体
基板と、前記半導体基板上に形成されたゲート電極と、
前記ゲート電極と前記半導体基板との間に形成され、前
記ゲート電極の一側エッジ部を含む第１領域に形成され
た第１ゲート絶縁膜と、前記ゲート電極の他側エッジ部
を含む第２領域に形成され、前記第１ゲート絶縁膜より
も厚く形成され、不純物を含む第２ゲート絶縁膜と、前
記ゲート電極の両側下部の前記半導体基板内に形成さ
れ、前記半導体基板と反対導電型の第１不純物領域と、
前記第２ゲート絶縁膜の不純物を拡散させることによ
り、前記第２領域下部の前記半導体基板内に形成され、
前記第１不純物領域と同一導電型の第２不純物領域と、
前記第２不純物領域に接するように前記半導体基板内に
形成され、前記第２不純物領域と反対導電型の第３不純
物領域とを備える。
めに、請求項１の発明は、所定の導電型を有する半導体
基板と、前記半導体基板上に形成されたゲート電極と、
前記ゲート電極と前記半導体基板との間に形成され、前
記ゲート電極の一側エッジ部を含む第１領域に形成され
た第１ゲート絶縁膜と、前記ゲート電極の他側エッジ部
を含む第２領域に形成され、前記第１ゲート絶縁膜より
も厚く形成され、不純物を含む第２ゲート絶縁膜と、前
記ゲート電極の両側下部の前記半導体基板内に形成さ
れ、前記半導体基板と反対導電型の第１不純物領域と、
前記第２ゲート絶縁膜の不純物を拡散させることによ
り、前記第２領域下部の前記半導体基板内に形成され、
前記第１不純物領域と同一導電型の第２不純物領域と、
前記第２不純物領域に接するように前記半導体基板内に
形成され、前記第２不純物領域と反対導電型の第３不純
物領域とを備える。
【００２９】請求項２の発明は、前記半導体基板はＰ型
であり、前記半導体基板内に形成された第２不純物領域
は、前記半導体基板とは反対導電型のＮ型不純物領域で
あり、第３不純物領域は前記Ｎ型不純物領域を部分的に
覆うＰ型不純物領域である。
であり、前記半導体基板内に形成された第２不純物領域
は、前記半導体基板とは反対導電型のＮ型不純物領域で
あり、第３不純物領域は前記Ｎ型不純物領域を部分的に
覆うＰ型不純物領域である。
【００３０】
【００３１】請求項３の発明は、所定の導電型を有する
半導体基板上に第１ゲート絶縁膜と、前記第１ゲート絶
縁膜の側面に前記第１ゲート絶縁膜より厚く且つ不純物
を含む第２ゲート絶縁膜とを形成する工程と、前記第１
ゲート絶縁膜上に一側面が対応し、前記第２ゲート絶縁
膜上に他側面が対応するようにゲート電極を形成する工
程と、前記ゲート電極の両側下部の前記半導体基板内
に、前記半導体基板と反対導電型の第１不純物領域を形
成し、前記第２ゲート絶縁膜の不純物を拡散させること
により第２不純物領域を形成する工程と、前記第２ゲー
ト絶縁膜とその上のゲート電極を除去する工程とを備え
る。
半導体基板上に第１ゲート絶縁膜と、前記第１ゲート絶
縁膜の側面に前記第１ゲート絶縁膜より厚く且つ不純物
を含む第２ゲート絶縁膜とを形成する工程と、前記第１
ゲート絶縁膜上に一側面が対応し、前記第２ゲート絶縁
膜上に他側面が対応するようにゲート電極を形成する工
程と、前記ゲート電極の両側下部の前記半導体基板内
に、前記半導体基板と反対導電型の第１不純物領域を形
成し、前記第２ゲート絶縁膜の不純物を拡散させること
により第２不純物領域を形成する工程と、前記第２ゲー
ト絶縁膜とその上のゲート電極を除去する工程とを備え
る。
【００３２】
【００３３】
【発明の実施の形態】以下、本発明の一実施形態に基づ
く半導体素子及びその製造方法を添付図面を参照して説
明する。
く半導体素子及びその製造方法を添付図面を参照して説
明する。
【００３４】図３は本発明の一実施形態に基づくＭＯＳ
ＦＥＴの構造を示す断面図である。ＭＯＳＦＥＴは、半
導体基板１０と、前記半導体基板１０上に形成されたゲ
ート電極１４ａと、前記ゲート電極１４ａと前記半導体
基板１０との間に形成され、前記ゲート電極１４ａの一
側エッジ部１４ｂを含む第１領域Ａに形成された第１ゲ
ート絶縁膜１３と、前記ゲート電極１４ａと前記半導体
基板１０との間に形成され、前記ゲート電極１４ａの他
側エッジ部１４ｃを含む第２領域Ｂに前記第１ゲート絶
縁膜１３より厚く形成された第２ゲート絶縁膜１８と、
前記ゲート電極１４ａの両側下部の前記半導体基板１０
内に形成された第１不純物領域１５ａ，１５ｂと、前記
第２ゲート絶縁膜１８下部の前記半導体基板１０の内に
形成された第２不純物領域１６とを含む。第１ゲート絶
縁膜１３は、第１側部１３ａと、同第１側部１３ａの反
対側に位置する第２側部１３ｂとを有する。半導体基板
１０内において、第２不純物領域１８は、第１ゲート絶
縁膜１３の第２側部１３ｂに対応する位置のみに形成さ
れている。
ＦＥＴの構造を示す断面図である。ＭＯＳＦＥＴは、半
導体基板１０と、前記半導体基板１０上に形成されたゲ
ート電極１４ａと、前記ゲート電極１４ａと前記半導体
基板１０との間に形成され、前記ゲート電極１４ａの一
側エッジ部１４ｂを含む第１領域Ａに形成された第１ゲ
ート絶縁膜１３と、前記ゲート電極１４ａと前記半導体
基板１０との間に形成され、前記ゲート電極１４ａの他
側エッジ部１４ｃを含む第２領域Ｂに前記第１ゲート絶
縁膜１３より厚く形成された第２ゲート絶縁膜１８と、
前記ゲート電極１４ａの両側下部の前記半導体基板１０
内に形成された第１不純物領域１５ａ，１５ｂと、前記
第２ゲート絶縁膜１８下部の前記半導体基板１０の内に
形成された第２不純物領域１６とを含む。第１ゲート絶
縁膜１３は、第１側部１３ａと、同第１側部１３ａの反
対側に位置する第２側部１３ｂとを有する。半導体基板
１０内において、第２不純物領域１８は、第１ゲート絶
縁膜１３の第２側部１３ｂに対応する位置のみに形成さ
れている。
【００３５】この時、前記第２ゲート絶縁膜１８は不純
物イオンを含む絶縁膜から形成される。また、前記第２
ゲート絶縁膜１８は、半導体基板１０と接触する第１絶
縁膜１１と、第１絶縁膜１１の上側に形成される第２絶
縁膜１２との二層の絶縁膜から構成される。
物イオンを含む絶縁膜から形成される。また、前記第２
ゲート絶縁膜１８は、半導体基板１０と接触する第１絶
縁膜１１と、第１絶縁膜１１の上側に形成される第２絶
縁膜１２との二層の絶縁膜から構成される。
【００３６】この時、前記第１絶縁膜１１は前記半導体
基板１０と同一の導電形の不純物がドープされた絶縁膜
から形成され、前記第２絶縁膜１２は前記半導体基板１
０と反対導電形の不純物がドープされた絶縁膜から形成
される。即ち、前記半導体基板１０がｐ形半導体基板１
０である場合、前記第１絶縁膜１１はｐ形不純物イオン
がドープされた絶縁膜から形成されるが、そのような場
合は硼素(Ｂ)或いはインジウム(In)がドープされた絶縁
膜から形成される。そして、前記第２絶縁膜１２はｎ形
不純物がドープされた絶縁膜から形成されるが、そのよ
うな場合は燐(Ｐ)或いはヒ素(Ａｓ)などの不純物がドー
プされた絶縁膜から形成される。これに対して、前記半
導体基板１０がｎ形半導体基板１０である場合には前記
第１絶縁膜１１はｎ形の不純物イオンがドープされた絶
縁膜から形成され、前記第２絶縁膜１２はｐ形の不純物
イオンがドープされた絶縁膜から形成される。
基板１０と同一の導電形の不純物がドープされた絶縁膜
から形成され、前記第２絶縁膜１２は前記半導体基板１
０と反対導電形の不純物がドープされた絶縁膜から形成
される。即ち、前記半導体基板１０がｐ形半導体基板１
０である場合、前記第１絶縁膜１１はｐ形不純物イオン
がドープされた絶縁膜から形成されるが、そのような場
合は硼素(Ｂ)或いはインジウム(In)がドープされた絶縁
膜から形成される。そして、前記第２絶縁膜１２はｎ形
不純物がドープされた絶縁膜から形成されるが、そのよ
うな場合は燐(Ｐ)或いはヒ素(Ａｓ)などの不純物がドー
プされた絶縁膜から形成される。これに対して、前記半
導体基板１０がｎ形半導体基板１０である場合には前記
第１絶縁膜１１はｎ形の不純物イオンがドープされた絶
縁膜から形成され、前記第２絶縁膜１２はｐ形の不純物
イオンがドープされた絶縁膜から形成される。
【００３７】また、前記ゲート電極１４ａ下部の第１ゲ
ート絶縁膜１３の幅は前記第２ゲート絶縁膜１８の幅よ
り広く形成される。即ち、前記第１領域Ａの幅が前記第
２領域Ｂのそれよりもさらに広い。
ート絶縁膜１３の幅は前記第２ゲート絶縁膜１８の幅よ
り広く形成される。即ち、前記第１領域Ａの幅が前記第
２領域Ｂのそれよりもさらに広い。
【００３８】そして、前記第１不純物領域１５ａ，１５
ｂはソース／ドレイン領域であり、前記半導体基板１０
と反対導電形の高濃度不純物領域である。前記第２不純
物領域１６は前記第１不純物領域１５ａ，１５ｂ間の前
記半導体基板１０内において、前記第１不純物領域１５
ａ，１５ｂと同一導電形であるが低濃度で形成される。
ｂはソース／ドレイン領域であり、前記半導体基板１０
と反対導電形の高濃度不純物領域である。前記第２不純
物領域１６は前記第１不純物領域１５ａ，１５ｂ間の前
記半導体基板１０内において、前記第１不純物領域１５
ａ，１５ｂと同一導電形であるが低濃度で形成される。
【００３９】特に、前記第２不純物領域１６は前記第１
不純物領域１５ａ，１５ｂの中でドレイン領域として用
いる第１不純物領域１５ｂに接するように形成される。
即ち、第２不純物領域１６は、ホットキャリア現象を防
止するためのＬＤＤ領域である。
不純物領域１５ａ，１５ｂの中でドレイン領域として用
いる第１不純物領域１５ｂに接するように形成される。
即ち、第２不純物領域１６は、ホットキャリア現象を防
止するためのＬＤＤ領域である。
【００４０】また、前記第２不純物領域１６に接する半
導体基板１０内には、第３不純物領域１７が形成され
る。この時、前記第３不純物領域１７は前記第２不純物
領域１６と反対導電形の不純物領域から形成される。特
に、前記第３不純物領域１７が第２不純物領域１６の一
側面及び下側面を覆う形状をなす。
導体基板１０内には、第３不純物領域１７が形成され
る。この時、前記第３不純物領域１７は前記第２不純物
領域１６と反対導電形の不純物領域から形成される。特
に、前記第３不純物領域１７が第２不純物領域１６の一
側面及び下側面を覆う形状をなす。
【００４１】次に、ＭＯＳＦＥＴの製造方法を図面を参
照して説明する。図４（ａ）乃至図６（ｃ）は本発明の
第１実施形態に基づくＭＯＳＦＥＴの製造工程を示す断
面図である。
照して説明する。図４（ａ）乃至図６（ｃ）は本発明の
第１実施形態に基づくＭＯＳＦＥＴの製造工程を示す断
面図である。
【００４２】まず、図４（ａ）に示すように、半導体基
板１０上に第１絶縁膜１１と第２絶縁膜１２とを順に形
成する。そして、前記第２絶縁膜１２上に第１感光膜Ｐ
Ｒ10を塗布した後、露光及び現像工程で半導体基板１０
の所定領域にチャネル領域を定義するために、第１及び
第２絶縁膜１１，１２がチャネル領域以外の領域のみに
残るように前記第１感光膜ＰＲ10をパターニングする。
板１０上に第１絶縁膜１１と第２絶縁膜１２とを順に形
成する。そして、前記第２絶縁膜１２上に第１感光膜Ｐ
Ｒ10を塗布した後、露光及び現像工程で半導体基板１０
の所定領域にチャネル領域を定義するために、第１及び
第２絶縁膜１１，１２がチャネル領域以外の領域のみに
残るように前記第１感光膜ＰＲ10をパターニングする。
【００４３】この時、前記第１絶縁膜１１は前記半導体
基板１０と同一導電形の不純物イオンがドープされた絶
縁膜から形成し、前記第２絶縁膜１２は前記半導体基板
１０と反対導電形の不純物イオンがドープされた絶縁膜
から形成する。
基板１０と同一導電形の不純物イオンがドープされた絶
縁膜から形成し、前記第２絶縁膜１２は前記半導体基板
１０と反対導電形の不純物イオンがドープされた絶縁膜
から形成する。
【００４４】即ち、前記半導体基板１０がｎ形の半導体
基板１０である場合、前記第１絶縁膜１１はｎ形不純物
イオンである燐或いはヒ素などの不純物イオンがドープ
された絶縁膜から形成し、前記第２絶縁膜１２はｐ形不
純物イオンである硼素或いはインジウムなどの不純物イ
オンがドープされた絶縁膜から形成し、前記半導体基板
１０がｐ形の半導体基板１０である場合、前記第１絶縁
膜１１はｐ形不純物イオンである硼素或いはインジウム
などの不純物イオンがドープされた絶縁膜から形成し、
前記第２絶縁膜１２はｎ形不純物イオンである燐或いは
ヒ素などの不純物イオンがドープされた絶縁膜から形成
する。
基板１０である場合、前記第１絶縁膜１１はｎ形不純物
イオンである燐或いはヒ素などの不純物イオンがドープ
された絶縁膜から形成し、前記第２絶縁膜１２はｐ形不
純物イオンである硼素或いはインジウムなどの不純物イ
オンがドープされた絶縁膜から形成し、前記半導体基板
１０がｐ形の半導体基板１０である場合、前記第１絶縁
膜１１はｐ形不純物イオンである硼素或いはインジウム
などの不純物イオンがドープされた絶縁膜から形成し、
前記第２絶縁膜１２はｎ形不純物イオンである燐或いは
ヒ素などの不純物イオンがドープされた絶縁膜から形成
する。
【００４５】また、前記第１及び第２絶縁膜１１，１２
に代えて、一層の絶縁膜を形成してもよい。その場合に
は、前記半導体基板１０と反対導電形の不純物イオンが
ドープされた絶縁膜を形成する。
に代えて、一層の絶縁膜を形成してもよい。その場合に
は、前記半導体基板１０と反対導電形の不純物イオンが
ドープされた絶縁膜を形成する。
【００４６】図４（ｂ）に示すように、前記パターニン
グされた第１感光膜ＰＲ10をマスクとしたエッチング工
程で前記第２及び第１絶縁膜１２，１１を選択的に除去
して前記半導体基板１０の表面を露出させる。
グされた第１感光膜ＰＲ10をマスクとしたエッチング工
程で前記第２及び第１絶縁膜１２，１１を選択的に除去
して前記半導体基板１０の表面を露出させる。
【００４７】図５（ａ）に示すように、前記第１感光膜
ＰＲ10を除去する。続いて、露出された前記半導体基板
１０の表面に第１ゲート絶縁膜１３を形成する。その
後、前記第１ゲート絶縁膜１３を含む第２絶縁膜１２の
全面にポリシリコン層１４を形成する。続いて、前記ポ
リシリコン層１４上に第２感光膜ＰＲ11を塗布した後、
露光及び現象工程でゲート電極領域を定義するために、
第２感光膜ＰＲ11をパターニングする。
ＰＲ10を除去する。続いて、露出された前記半導体基板
１０の表面に第１ゲート絶縁膜１３を形成する。その
後、前記第１ゲート絶縁膜１３を含む第２絶縁膜１２の
全面にポリシリコン層１４を形成する。続いて、前記ポ
リシリコン層１４上に第２感光膜ＰＲ11を塗布した後、
露光及び現象工程でゲート電極領域を定義するために、
第２感光膜ＰＲ11をパターニングする。
【００４８】ここで、前記ゲート電極領域は、前記第１
ゲート絶縁膜１３の全面と、前記第１ゲート絶縁膜１３
の一側面に位置する第２絶縁膜１２の所定領域とを含
む。そして、前記第１ゲート絶縁膜１３は酸化膜および
窒化膜のいずれか一方を用いて形成する。第１ゲート絶
縁膜１３を酸化膜から形成する場合には、露出された前
記半導体基板１０を酸素Ｏ2または水蒸気２Ｈ2Ｏ雰囲気
で熱酸化処理を施す。この時、第１ゲート絶縁膜１３
は、前記第１絶縁膜１１とほぼ同様の高さに形成され
る。
ゲート絶縁膜１３の全面と、前記第１ゲート絶縁膜１３
の一側面に位置する第２絶縁膜１２の所定領域とを含
む。そして、前記第１ゲート絶縁膜１３は酸化膜および
窒化膜のいずれか一方を用いて形成する。第１ゲート絶
縁膜１３を酸化膜から形成する場合には、露出された前
記半導体基板１０を酸素Ｏ2または水蒸気２Ｈ2Ｏ雰囲気
で熱酸化処理を施す。この時、第１ゲート絶縁膜１３
は、前記第１絶縁膜１１とほぼ同様の高さに形成され
る。
【００４９】図５（ｂ）に示すように、前記パターニン
グされた第２感光膜ＰＲ11をマスクとしたエッチング工
程で前記ポリシリコン層１４、第２絶縁膜１２、及び第
１絶縁膜１１をエッチングすることによりゲート電極１
４ａを形成する。即ち、前記ゲート電極１４ａの一側面
が第２絶縁膜１２の上面に所定間隔オーバーラップする
ように形成する。この時、前記ゲート電極１４ａの一側
下部に位置する第１及び第２絶縁膜１１，１２は第２ゲ
ート絶縁膜１８を成す。このような第２ゲート絶縁膜１
８は第１ゲート絶縁膜１３より狭い幅に形成する。
グされた第２感光膜ＰＲ11をマスクとしたエッチング工
程で前記ポリシリコン層１４、第２絶縁膜１２、及び第
１絶縁膜１１をエッチングすることによりゲート電極１
４ａを形成する。即ち、前記ゲート電極１４ａの一側面
が第２絶縁膜１２の上面に所定間隔オーバーラップする
ように形成する。この時、前記ゲート電極１４ａの一側
下部に位置する第１及び第２絶縁膜１１，１２は第２ゲ
ート絶縁膜１８を成す。このような第２ゲート絶縁膜１
８は第１ゲート絶縁膜１３より狭い幅に形成する。
【００５０】図５（ｃ）に示すように、前記第２感光膜
ＰＲ11を除去する。その後、前記ゲート電極１４ａをマ
スクとして前記ゲート電極１４ａの両側に位置する半導
体基板１０に前記半導体基板１０と反対導電形の高濃度
不純物イオンを注入した後、熱処理を施すことによりゲ
ート電極１４ａの両側面の下部に位置する半導体基板１
０に高濃度不純物領域のソース／ドレイン領域１５ａ，
１５ｂを形成する。ここで、前記ソース／ドレイン領域
１５ａ，１５ｂを第１不純物領域と称する。
ＰＲ11を除去する。その後、前記ゲート電極１４ａをマ
スクとして前記ゲート電極１４ａの両側に位置する半導
体基板１０に前記半導体基板１０と反対導電形の高濃度
不純物イオンを注入した後、熱処理を施すことによりゲ
ート電極１４ａの両側面の下部に位置する半導体基板１
０に高濃度不純物領域のソース／ドレイン領域１５ａ，
１５ｂを形成する。ここで、前記ソース／ドレイン領域
１５ａ，１５ｂを第１不純物領域と称する。
【００５１】この時、前記のような熱処理工程によって
前記第２ゲート絶縁膜１８の上層部を成す第２絶縁膜１
２にドープされた不純物イオンが半導体基板１０内に固
相拡散(ＳＰＤ：solid phase diffusion)して、前記半
導体基板１０の上側面から半導体基板１０内に拡散する
第２不純物領域１６が形成される。この時、前記第２不
純物領域１６は前記半導体基板１０と反対導電形の不純
物領域である。
前記第２ゲート絶縁膜１８の上層部を成す第２絶縁膜１
２にドープされた不純物イオンが半導体基板１０内に固
相拡散(ＳＰＤ：solid phase diffusion)して、前記半
導体基板１０の上側面から半導体基板１０内に拡散する
第２不純物領域１６が形成される。この時、前記第２不
純物領域１６は前記半導体基板１０と反対導電形の不純
物領域である。
【００５２】また、前記第１絶縁膜１１にドープされた
不純物イオンも固相拡散して、前記第２不純物領域１６
から所定の深さまで前記半導体基板１０内に拡散して、
第３不純物領域１７が形成される。
不純物イオンも固相拡散して、前記第２不純物領域１６
から所定の深さまで前記半導体基板１０内に拡散して、
第３不純物領域１７が形成される。
【００５３】この時、前記半導体基板１０に接して形成
された第１絶縁膜１１にドープされた不純物イオンは、
第２絶縁膜１２にドープされた不純物イオンに比べて前
記半導体基板１０内にさらに深く且つさらに広く拡散す
る。従って、第３不純物領域１７は、前記第２不純物領
域１６を部分的に覆うポケット構造を有する。即ち、第
３不純物領域１７は、突抜け現象防止に効果的な構造に
形成される。
された第１絶縁膜１１にドープされた不純物イオンは、
第２絶縁膜１２にドープされた不純物イオンに比べて前
記半導体基板１０内にさらに深く且つさらに広く拡散す
る。従って、第３不純物領域１７は、前記第２不純物領
域１６を部分的に覆うポケット構造を有する。即ち、第
３不純物領域１７は、突抜け現象防止に効果的な構造に
形成される。
【００５４】特に、前記第２及び第３不純物領域１６，
１７は、高濃度で形成されるソース／ドレイン領域１５
ａ，１５ｂである第１不純物領域に比べて、低濃度(約
１／１０００)の低濃度不純物領域となるように形成さ
れる。即ち、前記第２及び第３不純物領域１６，１７の
形成は、一般的なＬＤＤ領域の形成である。
１７は、高濃度で形成されるソース／ドレイン領域１５
ａ，１５ｂである第１不純物領域に比べて、低濃度(約
１／１０００)の低濃度不純物領域となるように形成さ
れる。即ち、前記第２及び第３不純物領域１６，１７の
形成は、一般的なＬＤＤ領域の形成である。
【００５５】この時、ゲート電極１４ａの両側下部の前
記半導体基板１０に前記第２及び第３不純物領域１６，
１７が対称的に形成されるのではなく、ゲート電極１４
ａの一側下部のみに形成される。このため、非対称的な
ＬＤＤ領域を有するＭＯＳＦＥＴが形成される。
記半導体基板１０に前記第２及び第３不純物領域１６，
１７が対称的に形成されるのではなく、ゲート電極１４
ａの一側下部のみに形成される。このため、非対称的な
ＬＤＤ領域を有するＭＯＳＦＥＴが形成される。
【００５６】このような非対称的なＬＤＤ領域(第２及
び第３不純物領域１６，１７)は、高濃度で形成される
ソース／ドレイン領域１５ａ，１５ｂのうちドレイン領
域１５ｂに接するように形成される。
び第３不純物領域１６，１７)は、高濃度で形成される
ソース／ドレイン領域１５ａ，１５ｂのうちドレイン領
域１５ｂに接するように形成される。
【００５７】図６（ａ）に示すように、前記ゲート電極
１４ａを含む半導体基板１０の全面に第３感光膜ＰＲ12
を塗布した後、露光及び現像工程で第２ゲート絶縁膜１
８と同一位置においてゲート電極１４ａが露出されるよ
うに第３感光膜ＰＲ12をパターニングする。
１４ａを含む半導体基板１０の全面に第３感光膜ＰＲ12
を塗布した後、露光及び現像工程で第２ゲート絶縁膜１
８と同一位置においてゲート電極１４ａが露出されるよ
うに第３感光膜ＰＲ12をパターニングする。
【００５８】図６（ｂ）に示すように、前記第３感光膜
ＰＲ12をマスクとしたエッチング工程で前記第２ゲート
絶縁膜１８と、第２ゲート絶縁膜１８と同一位置に形成
されたゲート電極１４ａの一部とを除去する。
ＰＲ12をマスクとしたエッチング工程で前記第２ゲート
絶縁膜１８と、第２ゲート絶縁膜１８と同一位置に形成
されたゲート電極１４ａの一部とを除去する。
【００５９】図６（ｃ）に示すように、前記第３感光膜
ＰＲ12を除去することにより、本発明の第１実施形態に
基づくＭＯＳＦＥＴの製造工程を完了する。しかしなが
ら、前記図６（ａ）乃至図６（ｃ）に示すような、第２
ゲート絶縁膜１８と、第２ゲート絶縁膜１８と同一位置
に形成されたゲート電極１４ａの一部との除去工程を省
略してもよい。
ＰＲ12を除去することにより、本発明の第１実施形態に
基づくＭＯＳＦＥＴの製造工程を完了する。しかしなが
ら、前記図６（ａ）乃至図６（ｃ）に示すような、第２
ゲート絶縁膜１８と、第２ゲート絶縁膜１８と同一位置
に形成されたゲート電極１４ａの一部との除去工程を省
略してもよい。
【００６０】以上詳述したように、第１の実施形態によ
れば、ゲート電極１４ａの他側エッジ部１４ｃを含む第
２領域Ｂ下部の半導体基板１０内のみに第２不純物領域
１６を形成しているため、面積抵抗を減少してＭＯＳＦ
ＥＴの駆動力を向上させることができる。
れば、ゲート電極１４ａの他側エッジ部１４ｃを含む第
２領域Ｂ下部の半導体基板１０内のみに第２不純物領域
１６を形成しているため、面積抵抗を減少してＭＯＳＦ
ＥＴの駆動力を向上させることができる。
【００６１】また、第１の実施形態によれば、第２ゲー
ト絶縁膜を不純物イオンがドープされた絶縁膜から形成
することにより、固相拡散による不純物領域形成が可能
となり、イオン注入工程を略し得るので、ＭＯＳＦＥＴ
の生産性を向上することができる。
ト絶縁膜を不純物イオンがドープされた絶縁膜から形成
することにより、固相拡散による不純物領域形成が可能
となり、イオン注入工程を略し得るので、ＭＯＳＦＥＴ
の生産性を向上することができる。
【００６２】さらに、第１の実施形態によれば、第２不
純物領域が第１不純物領域より低い濃度で形成されてい
るため、ホットキャリア効果を防止することができる。
第１の実施形態によれば、第２不純物領域に接する半導
体基板内に第３不純物領域を形成することにより、突抜
け現象を防止することができる。
純物領域が第１不純物領域より低い濃度で形成されてい
るため、ホットキャリア効果を防止することができる。
第１の実施形態によれば、第２不純物領域に接する半導
体基板内に第３不純物領域を形成することにより、突抜
け現象を防止することができる。
【００６３】次に、第２実施形態のＭＯＳＦＥＴの製造
方法を説明する。図７（ａ）乃至図９（ｂ）は本発明の
第２実施形態に基づくＭＯＳＦＥＴの製造工程を示す断
面図である。
方法を説明する。図７（ａ）乃至図９（ｂ）は本発明の
第２実施形態に基づくＭＯＳＦＥＴの製造工程を示す断
面図である。
【００６４】このような本発明の第２実施形態に基づく
ＭＯＳＦＥＴの製造工程は第１ゲート絶縁膜を形成した
後に、第１及び第２絶縁膜を形成することを特徴とす
る。まず、図７（ａ）に示すように、半導体基板２０上
に第１ゲート絶縁膜２１を形成した後、前記第１ゲート
絶縁膜２１上に第１感光膜ＰＲ20を塗布する。この第１
ゲート絶縁膜２１は、第１側部２１ａと同第１側部の反
対側に位置する第２側部２１ｂを有する。続いて、露光
及び現像工程でチャネル領域を定義するために、チャネ
ル領域の上側にだけ残るように第１感光膜ＰＲ20をパタ
ーニングする。その後、パターニングされた第１感光膜
ＰＲ20をマスクとしたエッチング工程で前記第１ゲート
絶縁膜２１を選択的に除去する。
ＭＯＳＦＥＴの製造工程は第１ゲート絶縁膜を形成した
後に、第１及び第２絶縁膜を形成することを特徴とす
る。まず、図７（ａ）に示すように、半導体基板２０上
に第１ゲート絶縁膜２１を形成した後、前記第１ゲート
絶縁膜２１上に第１感光膜ＰＲ20を塗布する。この第１
ゲート絶縁膜２１は、第１側部２１ａと同第１側部の反
対側に位置する第２側部２１ｂを有する。続いて、露光
及び現像工程でチャネル領域を定義するために、チャネ
ル領域の上側にだけ残るように第１感光膜ＰＲ20をパタ
ーニングする。その後、パターニングされた第１感光膜
ＰＲ20をマスクとしたエッチング工程で前記第１ゲート
絶縁膜２１を選択的に除去する。
【００６５】図７（ｂ）に示すように、前記第１感光膜
ＰＲ20を除去する。続いて、前記第１ゲート絶縁膜２１
を含む前記半導体基板２０の全面に第１絶縁膜２２及び
第２絶縁膜２３を順に形成する。その後、前記第２絶縁
膜２３の全面に第２感光膜ＰＲ21を塗布する。続いて、
露光及び現像工程で前記第１ゲート絶縁膜２１の一側か
ら第１ゲート絶縁膜２１の外側へ所定距離だけ第２絶縁
膜２３上のみに残るように前記第２感光膜ＰＲ21をパタ
ーニングする。
ＰＲ20を除去する。続いて、前記第１ゲート絶縁膜２１
を含む前記半導体基板２０の全面に第１絶縁膜２２及び
第２絶縁膜２３を順に形成する。その後、前記第２絶縁
膜２３の全面に第２感光膜ＰＲ21を塗布する。続いて、
露光及び現像工程で前記第１ゲート絶縁膜２１の一側か
ら第１ゲート絶縁膜２１の外側へ所定距離だけ第２絶縁
膜２３上のみに残るように前記第２感光膜ＰＲ21をパタ
ーニングする。
【００６６】この時、前記１絶縁膜２２は前記半導体基
板２０と同一導電形の不純物イオンがドープされた絶縁
膜からなり、前記第２絶縁膜２３は前記半導体基板２０
と反対導電形の不純物イオンがドープされた絶縁膜から
なる。
板２０と同一導電形の不純物イオンがドープされた絶縁
膜からなり、前記第２絶縁膜２３は前記半導体基板２０
と反対導電形の不純物イオンがドープされた絶縁膜から
なる。
【００６７】即ち、前記半導体基板２０がｎ形の半導体
基板２０である場合、前記第１絶縁膜２２はｎ形不純物
イオンである燐或いはヒ素などの不純物イオンがドープ
された絶縁膜から形成され、前記第２絶縁膜２３はｐ形
不純物イオンである硼素或いはインジウムなどの不純物
イオンがドープされた絶縁膜から形成される。一方、前
記半導体基板２０がｐ形の半導体基板２０である場合、
前記第１絶縁膜２２はｐ形不純物イオンがドープされた
絶縁膜から形成され、前記第２絶縁膜２３はｎ形不純物
イオンがドープされた絶縁膜から形成される。
基板２０である場合、前記第１絶縁膜２２はｎ形不純物
イオンである燐或いはヒ素などの不純物イオンがドープ
された絶縁膜から形成され、前記第２絶縁膜２３はｐ形
不純物イオンである硼素或いはインジウムなどの不純物
イオンがドープされた絶縁膜から形成される。一方、前
記半導体基板２０がｐ形の半導体基板２０である場合、
前記第１絶縁膜２２はｐ形不純物イオンがドープされた
絶縁膜から形成され、前記第２絶縁膜２３はｎ形不純物
イオンがドープされた絶縁膜から形成される。
【００６８】また、前記第１及び第２絶縁膜２２，２３
に代えて、一層の絶縁膜を形成してもよい。その場合に
は、前記半導体基板２０と反対導電形の不純物イオンが
ドープされた絶縁膜を形成する。
に代えて、一層の絶縁膜を形成してもよい。その場合に
は、前記半導体基板２０と反対導電形の不純物イオンが
ドープされた絶縁膜を形成する。
【００６９】図７（ｃ）に示すように、パターニングさ
れた前記２感光膜ＰＲ21をマスクとしたエッチング工程
で前記第２及び第１絶縁膜２３，２２を選択的に除去し
て、第１ゲート絶縁膜２１の一側面に第２及び第１絶縁
膜２３，２２からなる第２ゲート絶縁膜２４を形成す
る。続いて、第２感光膜ＰＲ21を除去する。その後、前
記第１ゲート絶縁膜２１及び第２ゲート絶縁膜２４を含
む基板全面にポリシリコン層２５を形成した後、前記ポ
リシリコン層２５上に第３感光膜ＰＲ22を塗布する。続
いて、露光及び現像工程で前記第１ゲート絶縁膜２１及
び第２ゲート絶縁膜２４と同一の位置におけるポリシリ
コン層２５上のみに残るように前記第３感光膜ＰＲ22を
パターニングする。
れた前記２感光膜ＰＲ21をマスクとしたエッチング工程
で前記第２及び第１絶縁膜２３，２２を選択的に除去し
て、第１ゲート絶縁膜２１の一側面に第２及び第１絶縁
膜２３，２２からなる第２ゲート絶縁膜２４を形成す
る。続いて、第２感光膜ＰＲ21を除去する。その後、前
記第１ゲート絶縁膜２１及び第２ゲート絶縁膜２４を含
む基板全面にポリシリコン層２５を形成した後、前記ポ
リシリコン層２５上に第３感光膜ＰＲ22を塗布する。続
いて、露光及び現像工程で前記第１ゲート絶縁膜２１及
び第２ゲート絶縁膜２４と同一の位置におけるポリシリ
コン層２５上のみに残るように前記第３感光膜ＰＲ22を
パターニングする。
【００７０】図８（ａ）に示すように、パターニングさ
れた前記第３感光膜ＰＲ22をマスクとしたエッチング工
程で前記ポリシリコン層２５を選択的にエッチングして
ゲート電極２５ａを形成する。
れた前記第３感光膜ＰＲ22をマスクとしたエッチング工
程で前記ポリシリコン層２５を選択的にエッチングして
ゲート電極２５ａを形成する。
【００７１】図８（ｂ）に示すように、前記第３感光膜
ＰＲ22を除去する。その後、前記ゲート電極２５ａをマ
スクとしたイオン注入工程で前記ゲート電極２５ａの両
側面の半導体基板２０に前記半導体基板２０と反対導電
形の高濃度不純物イオンを注入した後、熱処理してゲー
ト電極２５ａの両側面下部の半導体基板２０に高濃度不
純物領域であるソース／ドレイン領域２６ａ，２６ｂを
形成する。ここで、前記ソース／ドレイン領域２６ａ，
２６ｂを第１不純物領域と称する。
ＰＲ22を除去する。その後、前記ゲート電極２５ａをマ
スクとしたイオン注入工程で前記ゲート電極２５ａの両
側面の半導体基板２０に前記半導体基板２０と反対導電
形の高濃度不純物イオンを注入した後、熱処理してゲー
ト電極２５ａの両側面下部の半導体基板２０に高濃度不
純物領域であるソース／ドレイン領域２６ａ，２６ｂを
形成する。ここで、前記ソース／ドレイン領域２６ａ，
２６ｂを第１不純物領域と称する。
【００７２】この時、前記熱処理工程によって、前記第
２ゲート絶縁膜２４の上層部を成す第２絶縁膜２３と下
層部を成す第１絶縁膜２２とにドープされた不純物イオ
ンが前記半導体基板２０内に固相拡散する。これによ
り、前記半導体基板２０の上部界面から前記半導体基板
２０内に第２及び第３不純物領域２７，２８が形成され
る。ここで、前記第２不純物領域２７は前記半導体基板
２０と反対導電形の不純物領域であり、前記第３不純物
領域２８は同一導電形の不純物領域である。
２ゲート絶縁膜２４の上層部を成す第２絶縁膜２３と下
層部を成す第１絶縁膜２２とにドープされた不純物イオ
ンが前記半導体基板２０内に固相拡散する。これによ
り、前記半導体基板２０の上部界面から前記半導体基板
２０内に第２及び第３不純物領域２７，２８が形成され
る。ここで、前記第２不純物領域２７は前記半導体基板
２０と反対導電形の不純物領域であり、前記第３不純物
領域２８は同一導電形の不純物領域である。
【００７３】この時、半導体基板２０に接して形成され
た第１絶縁膜２２にドープされた不純物イオンは、第２
絶縁膜２３にドープされた不純物イオンに比べて前記半
導体基板２０にさらに深く、さらに広く拡散する。その
ため、第３不純物領域２８は、第２不純物領域２７を覆
うポケット構造に形成される。
た第１絶縁膜２２にドープされた不純物イオンは、第２
絶縁膜２３にドープされた不純物イオンに比べて前記半
導体基板２０にさらに深く、さらに広く拡散する。その
ため、第３不純物領域２８は、第２不純物領域２７を覆
うポケット構造に形成される。
【００７４】特に、前記第２及び第３不純物領域２７，
２８は高濃度の第１不純物領域であるソース／ドレイン
領域２６ａ，２６ｂに比べて低濃度(約１／１０００)の
不純物濃度を有する。即ち、前記第２及び対３不純物領
域２７，２８の形成は一般的なＬＤＤ領域の形成であ
る。
２８は高濃度の第１不純物領域であるソース／ドレイン
領域２６ａ，２６ｂに比べて低濃度(約１／１０００)の
不純物濃度を有する。即ち、前記第２及び対３不純物領
域２７，２８の形成は一般的なＬＤＤ領域の形成であ
る。
【００７５】この時、図面に示すように、ゲート電極２
５ａの両側下部の半導体基板２０にＬＤＤ領域が対称的
に形成されることなく、ゲート電極２５ａの一側下部の
みに形成される。従って、ＬＤＤ領域が非対称的な構造
を有するＭＯＳＦＥＴが形成される。このような非対称
的なＬＤＤ領域(第２及び第３不純物領域２７，２８)は
ソース／ドレイン領域２６ａ，２６ｂのうちドレイン領
域２６ｂに接するように形成される。
５ａの両側下部の半導体基板２０にＬＤＤ領域が対称的
に形成されることなく、ゲート電極２５ａの一側下部の
みに形成される。従って、ＬＤＤ領域が非対称的な構造
を有するＭＯＳＦＥＴが形成される。このような非対称
的なＬＤＤ領域(第２及び第３不純物領域２７，２８)は
ソース／ドレイン領域２６ａ，２６ｂのうちドレイン領
域２６ｂに接するように形成される。
【００７６】図８（ｃ）に示すように、前記ゲート電極
２５ａを含む半導体基板２０の全面に第４感光膜ＰＲ23
を塗布した後、露光及び現像工程で第２ゲート絶縁膜２
４と同一位置のゲート電極２５ａが露出されるように第
４感光膜ＰＲ23をパターニングする。
２５ａを含む半導体基板２０の全面に第４感光膜ＰＲ23
を塗布した後、露光及び現像工程で第２ゲート絶縁膜２
４と同一位置のゲート電極２５ａが露出されるように第
４感光膜ＰＲ23をパターニングする。
【００７７】図９（ａ）に示すように、前記第４感光膜
ＰＲ23をマスクとしたエッチング工程で前記第２ゲート
絶縁膜２４と、第２ゲート絶縁膜２４と同一位置に形成
されたゲート電極２５ａの一部とを除去する。
ＰＲ23をマスクとしたエッチング工程で前記第２ゲート
絶縁膜２４と、第２ゲート絶縁膜２４と同一位置に形成
されたゲート電極２５ａの一部とを除去する。
【００７８】図９（ｂ）に示すように、前記第４感光膜
ＰＲ23を除去することにより、本発明の第２実施形態に
基づくＭＯＳＦＥＴ製造工程が完了する。しかしなが
ら、本発明の第１実施形態と同様に、前記図８（ｃ）乃
至図９（ｂ）に示される第２ゲート絶縁膜２４と、第２
ゲート絶縁膜２４と同一位置に形成されたゲート電極２
５ａの一部との除去工程を省略してもよい。
ＰＲ23を除去することにより、本発明の第２実施形態に
基づくＭＯＳＦＥＴ製造工程が完了する。しかしなが
ら、本発明の第１実施形態と同様に、前記図８（ｃ）乃
至図９（ｂ）に示される第２ゲート絶縁膜２４と、第２
ゲート絶縁膜２４と同一位置に形成されたゲート電極２
５ａの一部との除去工程を省略してもよい。
【００７９】この第２の実施形態のＭＯＳＦＥＴにおい
ても、第１の実施形態と同様の効果を有する。
ても、第１の実施形態と同様の効果を有する。
【００８０】
【発明の効果】請求項１に記載の発明によれば、ゲート
電極の他側エッジ部を含む第２領域下部の半導体基板内
のみに第２不純物領域を形成することにより、面積抵抗
を減少して半導体素子の駆動力を向上させることができ
る。また、第２ゲート絶縁膜を不純物を含む絶縁膜から
形成することにより、固相拡散による不純物領域形成が
可能となり、イオン注入工程を略し得るので、半導体素
子の生産性を向上させることができる。さらに、第２不
純物領域に接する第３不純物領域により、突抜け現象を
防止することができる。
電極の他側エッジ部を含む第２領域下部の半導体基板内
のみに第２不純物領域を形成することにより、面積抵抗
を減少して半導体素子の駆動力を向上させることができ
る。また、第２ゲート絶縁膜を不純物を含む絶縁膜から
形成することにより、固相拡散による不純物領域形成が
可能となり、イオン注入工程を略し得るので、半導体素
子の生産性を向上させることができる。さらに、第２不
純物領域に接する第３不純物領域により、突抜け現象を
防止することができる。
【００８１】請求項２に記載の発明によれば、第２不純
物領域がＮ型の不純物領域からなり、第３不純物領域が
Ｐ型の不純物領域からなるため突抜け現象を確実に防止
することができる。
物領域がＮ型の不純物領域からなり、第３不純物領域が
Ｐ型の不純物領域からなるため突抜け現象を確実に防止
することができる。
【００８２】
【００８３】
【００８４】請求項３に記載の発明によれば、ゲート電
極の一側下部に形成された第２ゲート絶縁膜下の半導体
基板のみに第２不純物領域を形成することにより、面積
抵抗を減少させ得るため、半導体素子の駆動力を向上さ
せることができる。また、第２ゲート絶縁膜を不純物を
含む絶縁膜から形成することにより、固相拡散による不
純物領域形成が可能となり、イオン注入工程を略し得る
ので、半導体素子の生産性を向上させることができる。
極の一側下部に形成された第２ゲート絶縁膜下の半導体
基板のみに第２不純物領域を形成することにより、面積
抵抗を減少させ得るため、半導体素子の駆動力を向上さ
せることができる。また、第２ゲート絶縁膜を不純物を
含む絶縁膜から形成することにより、固相拡散による不
純物領域形成が可能となり、イオン注入工程を略し得る
ので、半導体素子の生産性を向上させることができる。
【図１】 従来のＭＯＳＦＥＴの製造工程を示す断面
図。
図。
【図２】 従来のＭＯＳＦＥＴの製造工程を示す断面
図。
図。
【図３】 本発明の一実施形態のＭＯＳＦＥＴを示す断
面図。
面図。
【図４】 第１実施形態に基づくＭＯＳＦＥＴの製造工
程を示す断面図。
程を示す断面図。
【図５】 図４の工程に引き続いて実行される製造工程
を示す断面図。
を示す断面図。
【図６】 図５の工程に引き続いて実行される製造工程
を示す断面図。
を示す断面図。
【図７】 本発明の第２実施形態に基づくＭＯＳＦＥＴ
の製造工程を示す断面図。
の製造工程を示す断面図。
【図８】 図７の工程に引き続いて実行される製造工程
を示す断面図。
を示す断面図。
【図９】 図８の工程に引き続いて実行される製造工程
を示す断面図。
を示す断面図。
１０，２０ 半導体基板 １１，２２ 第１絶縁膜 １２，２３ 第２絶縁膜 １３，２１ 第１ゲート絶縁膜 １３ａ，２１ａ 第１側部 １３ｂ，２１ｂ 第２側部 １４ａ ゲート電極 １４ｂ 一側エッジ部 １４ｃ 他側エッジ部 １５ａ，１５ｂ，２５ａ，２５ｂ 不純物領域 １６，２７ 第２不純物領域 １７，２８ 第３不純物領域 １８，２４ 第２ゲート絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ユン キュハン 大韓民国 チュンチョンブク−ド チョ ンズ−シ フンドク−ク ボンミョン２ −ドン エルジーサヲンアパートメント ガ−1201 (56)参考文献 特開 昭58−78464（ＪＰ，Ａ)
Claims (3)
- 【請求項１】 所定の導電型を有する半導体基板と、 前記半導体基板上に形成されたゲート電極と、 前記ゲート電極と前記半導体基板との間に形成され、前
記ゲート電極の一側エッジ部を含む第１領域に形成され
た第１ゲート絶縁膜と、 前記ゲート電極の他側エッジ部を含む第２領域に形成さ
れ、前記第１ゲート絶縁膜よりも厚く形成され、不純物
を含む第２ゲート絶縁膜と、 前記ゲート電極の両側下部の前記半導体基板内に形成さ
れ、前記半導体基板と反対導電型の第１不純物領域と、前記第２ゲート絶縁膜の不純物を拡散させることによ
り、 前記第２領域下部の前記半導体基板内に形成され、
前記第１不純物領域と同一導電型の第２不純物領域と、 前記第２不純物領域に接するように前記半導体基板内に
形成され、前記第２不純物領域と反対導電型の第３不純
物領域とを備えることを特徴とする半導体素子。 - 【請求項２】 前記半導体基板はＰ型であり、前記半導
体基板内に形成された第２不純物領域は、前記半導体基
板とは反対導電型のＮ型不純物領域であり、第３不純物
領域は前記Ｎ型不純物領域を部分的に覆うＰ型不純物領
域であることを特徴とする請求項１記載の半導体素子。 - 【請求項３】 所定の導電型を有する半導体基板上に第
１ゲート絶縁膜と、前記第１ゲート絶縁膜の側面に前記
第１ゲート絶縁膜より厚く且つ不純物を含む第２ゲート
絶縁膜とを形成する工程と、 前記第１ゲート絶縁膜上に一側面が対応し、前記第２ゲ
ート絶縁膜上に他側面が対応するようにゲート電極を形
成する工程と、 前記ゲート電極の両側下部の前記半導体基板内に、前記
半導体基板と反対導電型の第１不純物領域を形成し、前
記第２ゲート絶縁膜の不純物を拡散させることにより第
２不純物領域を形成する工程と、 前記第２ゲート絶縁膜とその上のゲート電極を除去する
工程とを備えることを特徴とする半導体素子の製造方
法。
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| US6348385B1 (en) * | 2000-11-30 | 2002-02-19 | Chartered Semiconductor Manufacturing Ltd. | Method for a short channel CMOS transistor with small overlay capacitance using in-situ doped spacers with a low dielectric constant |
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| JP2014529637A (ja) | 2011-08-01 | 2014-11-13 | サン ケミカル コーポレイション | 高伸縮のエネルギー硬化性インク、及び熱転写ラベルへの応用における使用方法 |
| CN105826392B (zh) * | 2016-05-22 | 2018-08-31 | 杭州立昂东芯微电子有限公司 | 小能带隙iii-v族mosfet器件的非对称型源漏极结构 |
| US20180138307A1 (en) * | 2016-11-17 | 2018-05-17 | Globalfoundries Inc. | Tunnel finfet with self-aligned gate |
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| JPH06151833A (ja) * | 1992-11-16 | 1994-05-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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| JP3221766B2 (ja) * | 1993-04-23 | 2001-10-22 | 三菱電機株式会社 | 電界効果トランジスタの製造方法 |
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1998
- 1998-02-13 JP JP10031678A patent/JP3117197B2/ja not_active Expired - Fee Related
-
1999
- 1999-05-12 US US09/310,334 patent/US6238985B1/en not_active Expired - Lifetime
-
2000
- 2000-12-14 US US09/735,909 patent/US6455380B2/en not_active Expired - Fee Related
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