KR100236098B1 - 반도체소자 및 그 제조방법 - Google Patents

반도체소자 및 그 제조방법 Download PDF

Info

Publication number
KR100236098B1
KR100236098B1 KR1019970046038A KR19970046038A KR100236098B1 KR 100236098 B1 KR100236098 B1 KR 100236098B1 KR 1019970046038 A KR1019970046038 A KR 1019970046038A KR 19970046038 A KR19970046038 A KR 19970046038A KR 100236098 B1 KR100236098 B1 KR 100236098B1
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
insulating film
region
gate
impurity
Prior art date
Application number
KR1019970046038A
Other languages
English (en)
Other versions
KR19990024726A (ko
Inventor
윤규한
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019970046038A priority Critical patent/KR100236098B1/ko
Priority to US08/957,622 priority patent/US5952700A/en
Priority to JP10031678A priority patent/JP3117197B2/ja
Publication of KR19990024726A publication Critical patent/KR19990024726A/ko
Priority to US09/310,334 priority patent/US6238985B1/en
Application granted granted Critical
Publication of KR100236098B1 publication Critical patent/KR100236098B1/ko
Priority to US09/735,909 priority patent/US6455380B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/512—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being parallel to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2255—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

반도체소자에 관한 것으로 특히, 구동력 및 신뢰성을 향상시킬수 있는 반도체소자 및 그 제조방법에 관한 것이다. 이와 같은 반도체소자는 반도체기판, 상기 반도체기판상에 형성된 게이트 전극, 상기 게이트 전극과 상기 반도체기판 사이에 형성되며, 상기 게이트 전극 일측 에지부를 포함한 제 1 영역에 형성된 제 1 게이트 절연막, 상기 게이트 전극과 상기 반도체기판 사이에 형성되며, 상기 게이트 전극 타측 에지부를 포함한 제 2 영역에 상기 제 1 게이트 절연막보다 두껍게 형성된 제 2 게이트 절연막, 상기 게이트 전극 양측 하부의 상기 반도체기판내에 형성된 제 1 불순물 영역, 그리고 상기 제 2 게이트 절연막 하부의 상기 반도체기판내에 형성된 제 2 불순물 영역을 포함한다.

Description

반도체소자 및 그 제조방법
본 발명은 반도체소자에 관한 것으로 특히, 구동력 및 신뢰성을 향상하기에 적당한 반도체소자 및 그 제조방법에 관한 것이다.
반도체소자의 모스(MOS : Metal Oxide Semiconductor) 기술은 실리콘 표면을 양질의 절연특성을 가진 실리콘 산화막으로 처리하는 것으로서 트랜지스터의 특성 및 제조방법에 혁신적인 개량을 가져왔다.
이러한 모스(MOS) 소자로는 피모스(p channel MOS), 엔모스(n channel MOS) 그리고 씨모스(CMOS)가 있다.
모스소자는 초기에는 소비전력이 적게들고, 집적회로 제조시 프로세스 콘트롤이 비교적 용이한 피모스(pMOS) 소자를 주로 사용하였으나 소자의 스피드를 중요시하게 됨에 따라 캐리어(carrier : 전자(electron) 또는 정공(hole))의 이동도(mobility)면에서 전자(electron)의 이동도가 정공(hole)의 이동도 보다 약 2.5배 정도 빠르므로 엔모스(nMOS) 소자를 많이 이용하게 되었다.
씨모스(CMOS) 소자는 집적밀도와 제조 프로세스면에서는 피모스(pMOS)나 엔모스(nMOS) 소자 보다는 복잡하지만 소비전력이 아주 적다는 특징이 있어 반도체소자의 메모리부는 엔모스를 사용하고 주변회로부에서는 씨모스를 사용하는 방식으로 바뀌고 있다.
이러한 모스소자는 고집적화 및 고속화를 위해 점차로 소자의 크기, 그 중에서, 채널(channel)의 길이를 줄여 제조하게 되었다.
그결과, 소오스와 드레인 영역간의 간격은 줄어들었지만 전원 전압은 통상적으로 사용하는 5v를 여전히 사용하여 모스소자 내부의 전계 강도는 상대적으로 증가하게 되었다.
또한, 고집적화를 위해 채널의 길이를 더욱 짧게함에 따라 채널중의 캐리어가 소오스에서 채널로 흐르는 동안에 상기한 바와 같은 전계로부터 높은 에너지를 얻게되고, 드레인쪽에 도달할 때는 이미 주변의 격자온도 보다는 훨씬 높은 온도를 얻게되어 이러한 캐리어에 의하여 임팩트 이온화(impact ionization)가 발생하게 되었다.
이러한 현상은 전자가 정공보다 임팩트 이온화를 일으키기 쉽기 때문에 피모스에서 보다는 엔모스소자에서 더 큰 문제이다
이와 같은 캐리어 충돌의 영향으로 생성된 전자, 정공 쌍중에서 전자는 엔모스 소자의 경우 n형 불순물 영역인 드레인으로 끌려가는 반면에, 홀은 p형 불순물이 도핑된 영역인 기판쪽으로 흐르게 되며, 상기 홀에 의한 전류가 기판 전류(substrate current)를 형성하게 된다. 또, 일부의 홀은 소오스 쪽으로도 흘러 pn 접합이 순방향 바이어스되어 npn 트랜지스터 작용으로 더욱 많은 전류가 흐르게 되므로, 임팩트 이온화를 상승적으로 일으키게 되어 드레인 전류를 더욱 증가시키게 된다.
결국, 채널중의 캐리어가 드레인 부근의 고전계에 의해 가속되어 그 에너지가 기판과 게이트 산화막간의 베리어보다 커지면 핫 일렉트론(열전자)이 되어 게이트 산화막으로 주입된다. 이때, 주입되는 일렉트론을 채널 핫 일렉트론이라 한다. 이와 같이 게이트 산화막내로 주입된 전자 또는 정공은 게이트 산화막중에 트랩되고 또한 기판과 게이트 산화막의 계면에 준위를 생성시킴에 따라 문턱전압(threshold voltage)값을 변화시키거나 상호 콘덕턴스를 저하시키는 문제점을 발생시킨다.
상기한 바와 같은 결과를 핫 캐리어 효과라고 하는데 그와 같은 핫 캐리어 효과는 드레인 부근의 핀치오프(pinch off)영역에서 발생하는 고전계에 기인하고 있어 그와 같은 문제점을 개선하기 위하여 드레인과 채널사이에 저농도로 완만한 불순물 농도 프로파일을 갖는 저농도층을 형성함에 따라 고전계를 감소시켜 핫 캐리어 효과를 개선한 LDD(Lightly Doped Drain) 구조의 모스 트랜지스터가 제안되었다.
LDD 구조의 특징은 자기정렬(self align)된 저농도 불순물 영역(LDD 영역)이 채널영역과 채널영역 양측의 고농도 불순물 영역(소오스/드레인 영역) 사이에 위치한 구조이다.
이러한 저농도 불순물 영역이 드레인 접합 근처에서 높은 전계를 퍼지게(spreadout)하므로 높은 인가전압에서도 소오스로부터 인가된 캐리어가 급격히 가속되지 않게 하여 핫 캐리어에 의한 전류의 불안정성을 해결한 것이다.
그러나, 상기한 바와 같은 저농도의 LDD 영역은 고농도의 소오스/드레인 영역에 비하여 상대적으로 저농도(약 1/1000)이므로 이 영역의 저항이 기생저항으로 작용하여 구동 전류를 감소시키게 된다. 결국, LDD 영역의 불순물 농도를 높이면 기판 전류가 증가하여 핫 캐리어 효과가 심해지지만 그 농도를 낮추면 기생저항의 영향으로 구동 전류를 감소시키므로 양방을 고려하여야 한다.
따라서, LDD 영역의 농도는 제어성이 양호하고 또 가능한 한 고농도로 설정할 필요가 있다.
그와 같은 방법중의 하나이면서 통상적으로 가장 많이 사용되는 방법은 게이트 전극을 마스크로 이용한 이온주입공정으로 게이트 전극의 양측면에 저농도의 LDD영역을 형성한다음, 게이트 전극의 측면에 산화막을 사용하여 측벽 스페이서를 형성하고, 측벽 스페이서 및 게이트 전극을 마스크로 이용한 이온주입공정으로 고농도의 소오스/드레인 영역을 형성하는 방법이 있다.
이때, 상기한 바와 같은 방법으로 형성한 LDD 구조의 모스 트랜지스터는 드레인 영역 뿐만 아니라 소오스영역 쪽으로도 저농도 불순물 영역이 형성된다.
결국, 고농도 소오스 영역과 채널영역 사이에 형성되는 저농도의 불순물층 때문에 높은 시트(sheet) 저항이 발생되고, 채널의 전체 저항이 높아지므로 모스소자의 동작전류 감소를 초래하게 되고, 그에 따라 모스 트랜지스터의 구동력이 저하된다.
이밖에 소오스/드레인영역에서 채널 방향으로 채널 부근의 깊은 부분에 소오스/드레인의 저농도 불순물 영역을 감싸는 형상으로 형성되는 포켓(pocket)영역을 형성하여 펀치스루(punch through)를 방지하는 모스펫 소자도 있다.
이와 같은, 종래 반도체소자의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1f는 종래 모스펫(MOSFET : Metal Oxide Semiconductor Field Effect Transistor)의 제조공정을 보여주는 단면도들이다.
먼저, 도 1a에 나타낸 바와 같이, p형 반도체기판(1)상에 게이트 산화막(2)과 폴리실리콘층(3)을 차례로 형성한다음 상기 폴리실리콘층(3)상에 감광막(PR)을 도포한후 노광 및 현상공정으로 게이트 전극 형성영역을 정의하여 감광막(PR)을 패터닝한다.
도 1b에 나타낸 바와 같이, 상기 패터닝된 감광막(PR)을 마스크로 이용한 식각공정으로 상기 폴리실리콘층(3) 및 게이트 산화막(2)을 선택적으로 제거하여 게이트 전극(3a)을 형성한다.
도 1c에 나타낸 바와 같이, 상기 게이트 전극(3a)을 마스크로 이용한 이온주입공정으로 상기 게이트 전극(3a)의 양측 p형 반도체기판(1)에 n형 저농도 불순물 영역(4)을 형성한다. 이때, 상기 저농도 불순물 영역(4)은 통상의 LDD(Lightly Doped Drain)영역을 형성한 것이다. 이와 같은 LDD 영역은 반도체소자의 고집적화로 채널영역이 줄어듦에 따라 소오스/드레인 영역의 간격이 줄어들게 되어 발생하는 임팩트 이온화에 의한 핫 캐리어 현상을 방지하기 위한 불순물 영역이다.
이때, 상기 저농도 불순물 영역(4)은 게이트 전극(3a) 양측 하부의 반도체기판(1) 내에 형성되어 모스트랜지스터의 드레인측뿐만 아니라 소오스측에도 형성되는 대칭적 구조를 갖고 있다. 그리고, 상기한 바와 같은 n형 저농도 불순물 영역(4)은 이온 주입공정 및 열처리공정으로 기판내에 확산되는 것으로 상기 게이트 전극(3a)과 소정부분이 오버랩된다.
도 1d에 나타낸 바와 같이, 상기 게이트 전극(3a)을 마스크로 이용한 틸트(tilt) 이온주입공정 및 열처리공정으로 게이트 전극(3a) 하부의 p형 반도체기판(1)내에 p형 저농도 불순물 영역(5)을 형성한다. 이때, 상기 p형 저농도 불순물 영역(5)은 n형 저농도 불순물 영역(4)보다 더 깊은 깊이로 이온주입하여 상기 p형 저농도 불순물 영역(5)을 감싸는 형상으로 형성한다.
도 1e에 나타낸 바와 같이, 상기 게이트 전극(3a)을 포함한 반도체기판(1)전면에 산화막을 증착한후 에치백하여 상기 게이트 전극(3a)의 양측면에 측벽 스페이서(6)를 형성한다.
도 1f에 나타낸 바와 같이, 상기 게이트 전극(3a) 및 측벽 스페이서(6)를 마스크로 이용한 고농도 불순물 이온주입공정 및 열처리공정으로 상기 게이트 전극(3a) 및 측벽 스페이서(6)의 측면 하부의 반도체기판(1)내에 n형 고농도 불순물 영역(7)을 형성하여 반도체기판(1)과 동일 도전형의 p형 저농도 불순물 영역(5)이 반도체기판(1)과 반대 도전형의 n형 저농도 불순물 영역(4)을 감싸는 포켓(pocket) 형상의 LDD(Lightly Doped Drain)영역을 갖는 모스펫을 완성하였다.
종래 반도체소자의 모스펫에 있어서는 모스소자의 단점중 하나인 핫 캐리어에 의한 모스펫의 동작 특성 저하 및 수명 단축을 방지하기 위하여 게이트 전극과 소오스/드레인으로 사용할 고농도 불순물영역 사이에 저농도 불순물 영역인 LDD영역을 형성하고, 한단계 나아가 상기 LDD영역을 포켓구조로 형성하여 펀치스루를 방지하였으나 다음과 같은 문제점이 있었다.
첫째, 게이트 전극 양측 하부의 반도체기판에 형성되는 LDD영역이 대칭관계로 형성되어 드레인 영역 뿐만 아니라 소오스 영역에도 형성되므로, 결국 고농도 소오스영역의 측면에 형성하는 저농도의 LDD영역으로 인한 시트(sheet)저항이 증가되어 전체적인 모스펫의 저항이 증가하므로 모스펫의 구동력이 저하되고 그에 따른 신뢰성이 저하되었다.
둘째, 포켓 구조의 저농도 불순물 영역을 형성하는 공정이 틸트이온주입법을 사용하여야 하므로 반도체소자의 생산성이 저하되었다.
본 발명은 상기한 바와 같은 종래 반도체소자의 문제점을 해결하기 위하여 안출한 것으로 드레인으로 사용할 영역에만 저농도 불순물 영역을 형성하는, 비대칭 구조의 LDD영역을 형성하여 구동력을 향상시키고 신뢰성 또한 향상할 수 있는 반도체소자 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래 모스펫의 제조공정을 보여주는 단면도들
도 2는 본 발명 모스펫의 단면구조도
도 3a 내지 도 3h는 본 발명 제 1 실시예에 따른 모스펫의 제조공정을 보여주는 단면도들
도 4a 내지 도 4h는 본 발명 제 2 실시예에 따른 모스펫의 제조공정을 보여주는 단면도들
도면의 주요부분에 대한 부호의 설명
10 : 반도체기판 11 : 제 1 절연막
12 : 제 2 절연막 13 : 제 1 게이트 절연막
14a : 게이트 전극 15a, 15b : 불순물 영역들
16 : 제 2 불순물 영역 17 : 제 3 불순물 영역
18 : 제 2 게이트 절연막
본 발명에 따른 반도체소자는 반도체기판, 상기 반도체기판상에 형성된 게이트 전극, 상기 게이트 전극과 상기 반도체기판 사이에 형성되며, 상기 게이트 전극 일측 에지부를 포함한 제 1 영역에 형성된 제 1 게이트 절연막, 상기 게이트 전극과 상기 반도체기판 사이에 형성되며, 상기 게이트 전극 타측 에지부를 포함한 제 2 영역에 상기 제 1 게이트 절연막보다 두껍게 형성된 제 2 게이트 절연막, 상기 게이트 전극 양측 하부의 상기 반도체기판내에 형성된 제 1 불순물 영역, 그리고 상기 제 2 게이트 절연막 하부의 상기 반도체기판내에 형성된 제 2 불순물 영역을 포함한다. 그리고, 상기한 바와 같은 본 발명 반도체소자의 제조방법은 반도체기판상에 제 1 게이트 절연막과 상기 제 1 게이트 절연막의 측면에 상기 제 1 게이트 절연막보다 두꺼운 제 2 게이트 절연막을 형성하는 공정과, 상기 제 1 게이트 절연막상에 일측이 대응되고, 상기 제 2 게이트 절연막상에 타측이 대응되도록 게이트 전극을 형성하는 공정과, 그리고 상기 게이트 전극 양측 하부의 상기 반도체기판내에는 제 1 불순물 영역들을 형성하고, 상기 제 2 게이트 절연막 하부의 상기 반도체기판내에는 제 2 불순물 영역을 형성하는 공정을 포함하여 이루어진다.
이와 같은 본 발명 반도체소자 및 그 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명 모스펫의 단면 구조도이다.
본 발명에 따른 모스펫은 반도체기판(10)과, 상기 반도체기판(10)상에 형성된 게이트 전극(14a)과, 상기 게이트 전극(14a)과 상기 반도체기판(10)사이에 형성되며, 상기 게이트 전극(14a) 일측 에지부를 포함한 제 1 영역(A)에 형성된 제 1 게이트 절연막(13)과, 상기 게이트 전극(14a)과 상기 반도체기판(10)사이에 형성되며, 상기 게이트 전극(14a) 타측 에지부를 포함한 제 2 영역(B)에 상기 제 1 게이트 절연막(13)보다 두껍게 형성된 제 2 게이트 절연막(18)과, 상기 게이트 전극(14a) 양측 하부의 상기 반도체기판(10)내에 형성된 제 1 불순물 영역들(15a)(15b)과, 그리고, 상기 제 2 게이트 절연막(18) 하부의 상기 반도체기판(10)내에 형성된 제 2 불순물 영역(16)을 포함한다.
이때, 상기 제 2 게이트 절연막(18)은 불순물 이온이 포함된 절연막으로 형성된다.
또한, 상기 제 2 게이트 절연막(18)은 반도체기판(10)과 접촉하는 제 1 절연막(11) 및 제 1 절연막(11) 상측에 형성되는 제 2 절연막(12)의 두층의 절연막으로 구성된다.
이때, 상기 제 1 절연막(11)은 상기 반도체기판(10)과 동일 도전형의 불순물이 도프드(doped)된 절연막으로 형성되고, 상기 제 2 절연막(12)은 상기 반도체기판(10)과 반대도전형의 불순물이 도프드된 절연막으로 형성된다. 즉, 상기 반도체기판(10)이 p형 반도체기판(10)일 경우 상기 제 1 절연막(11)은 p형 불순물이온이 도프드된 절연막으로 형성되는데, 그와 같은 경우는 붕소(B : Boron) 또는 인듐(In : Indium)이 도프드된 절연막으로 형성된다. 그리고, 상기 제 2 절연막(12)은 n형 불순물이 도프드된 절연막으로 형성되는데, 그와 같은 경우는 인(P : Phosphorous) 또는 비소(As : Arsenic) 등의 불순물이 도프드된 절연막으로 형성된다.
그러나, 상기 반도체기판(10)이 n형 반도체기판(10)일 경우에는 상기 제 1 절연막(11)은 n형의 불순물 이온이 도프드된 절연막으로 형성되고, 상기 제 2 절연막(12)은 p형의 불순물 이온이 도프드된 절연막으로 형성된다.
또한, 상기 게이트 전극(14a) 하부의 제 1 게이트 절연막(13)의 폭은 상기 제 2 게이트 절연막(18)의 폭보다 크게 형성된다. 즉, 상기 제 1 영역(A)의 폭이 상기 제 2 영역(B)의 폭보다 더 큰 것이다.
그리고, 상기 제 1 불순물 영역들(15a)(15b)은 소오스/드레인 영역으로서 상기 반도체기판(10)과 반대 도전형의 고농도 불순물 영역이고, 상기 제 2 불순물 영역(16)은 상기 제 1 불순물 영역들(15a)(15b) 사이의 상기 반도체기판(10)내에 상기 제 1 불순물 영역들(15a)(15b)과 동일 도전형이지만 저농도로 형성된다.
특히, 상기 제 2 불순물 영역(16)은 상기 제 1 불순물 영역들(15a)(15b)중 드레인영역으로 사용할 제 1 불순물 영역(15b)에 접하도록 형성된다. 즉, 핫 캐리어 현상을 방지하기 위한 LDD 영역이다.
또한, 상기 제 2 불순물 영역(16)에 접한 상기 반도체기판(10)내에 제 3 불순물 영역(17)이 형성된다. 이때, 상기 제 3 불순물 영역(17)은 상기 제 2 불순물 영역(16)과 반대 도전형의 불순물 영역으로 형성된다. 특히, 상기 제 2 불순물 영역(16)에 대해 상기 제 3 불순물 영역(17)이 일측면 및 하측면을 감싸는 형상으로 형성된다.
도 3a 내지 도 3h는 본 발명 제 1 실시예에 따른 모스펫의 제조공정을 보여주는 단면도들이다.
먼저, 도 3a에 나타낸 바와 같이, 반도체기판(10)상에 제 1 절연막(11)과 제 2 절연막(12)을 차례로 형성한다음 상기 제 2 절연막(12)상에 제 1 감광막(PR10)을 도포한후 노광 및 현상공정으로 반도체기판(10)의 소정영역에 채널영역을 정의하여 채널영역 이외의 영역에만 남도록 상기 제 1 감광막(PR10)을 패터닝한다.
이때, 상기 제 1 절연막(11)은 상기 반도체기판(10)과 동일 도전형의 불순물 이온이 도프드(doped)된 절연막을 사용하여 형성하며, 상기 제 2 절연막(12)은 상기 반도체기판(10)과 반대 도전형의 불순물 이온이 도프드(doped)된 절연막을 사용하여 형성한다.
즉, 상기 반도체기판(10)이 n형의 반도체기판(10)일 경우 상기 제 1 절연막(11)은 n형 불순물 이온인 인(P : Phosphorous) 또는 비소(As : Arsenic) 등의 불순물 이온이 도프드된 절연막으로 형성하고, 상기 제 2 절연막(12)은 p형 불순물 이온인 붕소(B : Boron) 또는 인듐(In : Indium) 등의 불순물 이온이 도프드된 절연막으로 형성하며, 상기 반도체기판(10)이 p형의 반도체기판(10)일 경우 상기 제 1 절연막(11)은 p형 불순물 이온인 붕소(B : Boron) 또는 인듐(In : Indium) 등의 불순물 이온이 도프드된 절연막으로 형성하고, 상기 제 2 절연막(12)은 n형 불순물 이온인 인(P : Phosphorous) 또는 비소(As : Arsenic) 등의 불순물 이온이 도프드된 절연막으로 형성한다.
또한, 상기 제 1 및 제 2 절연막(11)(12)은 한층의 절연막으로 형성할 수 있는데 그와 같이 한층으로 형성할 경우에는 상기 반도체기판(10)과 반대도전형의 불순물 이온이 도프드된 절연막으로 형성한다.
도 3b에 나타낸 바와 같이, 상기 패터닝된 제 1 감광막(PR10)을 마스크로 이용한 식각공정으로 상기 제 2 및 제 1 절연막(12)(11)을 선택적으로 제거하여 상기 반도체기판(10)의 표면을 노출시킨다.
도 3c에 나타낸 바와 같이, 상기 제 1 감광막(PR10)을 제거한다. 이어서, 노출된 상기 반도체기판(10)의 표면에 제 1 게이트 절연막(13)을 형성한다. 그다음, 상기 제 1 게이트 절연막(13)을 포함한 제 2 절연막(12)전면에 폴리실리콘층(14)을 형성한다. 계속해서, 상기 폴리실리콘층(14)상에 제 2 감광막(PR11)을 도포한후 노광 및 현상공정으로 게이트 전극 영역을 정의하여 제 2 감광막(PR11)을 패터닝한다.
이때, 상기 게이트 전극 영역은 상기 제 1 게이트 절연막(13)의 전면 및 상기 제 1 게이트 절연막(13) 일측면 제 2 절연막(12)의 소정영역을 포함하여 정의한다.
그리고, 상기 제 1 게이트 절연막(13)은 산화막이나 질화막중 어느 하나로 형성한다. 이때, 산화막으로 형성할 경우에는 노출된 상기 반도체기판(10)을 산소(O2)나 수증기(2H2O) 분위기에서 열산화하여 형성한다. 이때, 상기 제 1 절연막(11)과 비슷한 높이로 형성한다.
도 3d에 나타낸 바와 같이, 상기 패터닝된 제 2 감광막(PR11)을 마스크로 이용한 식각공정으로 상기 폴리실리콘층(14), 제 2 절연막(12) 및 제 1 절연막(11)을 식각하여 게이트 전극(14a)을 형성한다. 즉, 상기 게이트 전극(14a)의 일측면이 제 2 절연막(12) 상측으로 소정간격 오버랩(overlap)되도록 형성하는 것이다. 이때, 상기 게이트 전극(14a) 일측 하부의 제 1 및 제 2 절연막(11)(12)은 제 2 게이트 절연막(18)을 이룬다. 이와 같은 제 2 게이트 절연막(18)은 제 1 게이트 절연막(13)보다 좁은 폭으로 형성한다.
도 3e에 나타낸 바와 같이, 상기 제 2 감광막(PR11)을 제거한다. 그다음, 상기 게이트 전극(14a)을 마스크로 이용하여 상기 게이트 전극(14a) 양측면 반도체기판(10)에 상기 반도체기판(10)과 반대 도전형의 고농도 불순물 이온을 주입한후 열처리(anneal)하여 게이트 전극(14a) 양측면 하부의 반도체기판(10)에 고농도 불순물 영역인 소오스/드레인영역(15a)(15b)을 형성한다.
이때, 상기 소오스/드레인영역(15a)(15b)을 제 1 불순물 영역이라 하기로 한다.
이때, 상기와 같은 열처리공정으로 인해 상기 제 2 게이트 절연막(18)의 상층부를 이루는 제 2 절연막(12)에 도프드된 불순물 이온이 반도체기판(10) 내로 고상 확산(SPD : solid phase diffusion)하여 상기 반도체기판(10)의 상측면에서부터 반도체기판(10)내로 확산되는 제 2 불순물 영역(16)이 형성된다. 이때, 상기 제 2 불순물 영역(16)은 상기 반도체기판(10)과 반대 도전형의 불순물 영역이다.
또한, 상기 제 1 절연막(11)에 도프드된 불순물 이온 역시 고상 확산되어 상기 제 2 불순물 영역(16)에서부터 소정거리만큼 상기 반도체기판(10)으로 확산되어 제 3 불순물 영역(17)이 형성된다.
이때, 상기 반도체기판(10)에 접하여 형성된 제 1 절연막(11)에 도핑된 불순물 이온은 제 2 절연막(12)에 도핑된 불순물 이온에 비해 상기 반도체기판(10)으로 더 깊숙히 더 넓게 확산되므로 상기 제 2 불순물 영역(16)을 제 3 불순물 영역(17)이 부분적으로 감싸는 포켓 구조의 불순물 영역으로 형성된다. 즉, 펀치스루방지에 효과가 있는 구조로 형성되는 것이다.
특히, 상기 제 2 및 제 3 불순물 영역(16)(17)은 고농도로 형성되는 소오스/드레인영역(15a)(15b)인 제 1 불순물 영역에 비해 저농도(약 1/1000)의 불순물 농도를 갖는 저농도 불순물 영역이 되도록 형성한다.
즉, 상기 제 2 및 제 3 불순물 영역(16)(17)은 일반적인 LDD(Lightly Doped Drain)영역을 형성한 것이다.
이때, 게이트 전극(14a) 양측 하부의 상기 반도체 기판(10)에 상기 제 2 및 제 3 불순물 영역(16)(17)이 대칭적으로 형성되는 것이 아니라 게이트 전극(14a)의 일측 하부에만 형성되므로 비대칭적인 LDD 영역을 갖는 모스펫이 형성된다.
이와 같은 비대칭적인 LDD 영역(제 2 및 제 3 불순물 영역(16)(17))은 고농도로 형성되는 소오스/드레인 영역(15a)(15b)중 드레인 영역(15b)에 접하도록 형성한다.
도 3f에 나타낸 바와 같이, 상기 게이트 전극(14a)을 포함한 반도체기판(10)전면에 제 3 감광막(PR12)을 도포한다음 노광 및 현상공정으로 제 2 게이트 절연막(18)과 동일위치의 게이트 전극(14a)이 노출되도록 제 3 감광막(PR12)을 패터닝한다.
도 3g에 나타낸 바와 같이, 상기 제 3 감광막(PR12)을 마스크로 이용한 식각공정으로 상기 제 2 게이트 절연막(18)을 제거한다.
도 3h에 나타낸 바와 같이, 상기 제 3 감광막(PR12)을 제거하여 본 발명 제 1 실시예에 따른 모스펫 제조공정을 완료한다.
그러나, 상기 도 3f 내지 도 3h에 나타낸 바와 같은 제 2 게이트 절연막(18) 및 제 2 게이트 절연막(18)과 동일 위치에 형성된 게이트 전극(14a)에 대한 제거공정을 생략할 수 있다.
도 4a 내지 도 4h는 본 발명 제 2 실시예에 따른 모스펫의 제조공정을 보여주는 단면도들이다.
이와 같은 본 발명 제 2 실시예에 따른 모스펫의 제조공정은 제 1 게이트 절연막을 형성한후 제 1 및 제 2 절연막을 형성하는 것에 특징이 있다.
먼저, 도 4a에 나타낸 바와 같이, 반도체기판(20)상에 제 1 게이트 절연막(21)을 형성한다음 상기 제 1 게이트 절연막(21)상에 제 1 감광막(PR20)을 도포한다. 이어서, 노광 및 현상공정으로 채널영역을 정의하여 채널영역 상측에만 남도록 상기 제 1 감광막(PR20)을 패터닝한다. 그다음, 패터닝된 제 1 감광막(PR20)을 마스크로 이용한 식각공정으로 상기 제 1 게이트 절연막(PR20)을 선택적으로 제거한다.
도 4b에 나타낸 바와 같이, 상기 제 1 감광막(PR20)을 제거한다. 이어서, 상기 제 1 게이트 절연막(21)을 포함한 상기 반도체기판(20) 전면에 제 1 절연막(22) 및 제 2 절연막(23)을 차례로 형성한다. 그다음, 상기 제 2 절연막(23)전면에 제 2 감광막(PR21)을 도포한다. 이어서, 노광 및 현상공정으로 상기 제 1 게이트 절연막(21)의 일측에서부터 제 1 게이트 절연막(21)의 외측으로 소정거리 만큼의 제 2 절연막(23)상에만 남도록 상기 제 2 감광막(PR21)을 패터닝한다.
이때, 상기 제 1 절연막(22)은 상기 반도체기판(20)과 동일 도전형의 불순물 이온이 도프드된 절연막으로 형성하고, 상기 제 2 절연막(23)은 상기 반도체기판(20)과 반대 도전형의 불순물 이온이 도프드된 절연막으로 형성한다.
즉, 상기 반도체기판(20)이 n형의 반도체기판(20)일 경우 상기 제 1 절연막(22)은 n형 불순물 이온인 인(P : Phosphorous) 또는 비소(As : Arsenic) 등의 불순물 이온이 도프드된 절연막으로 형성하고, 상기 제 2 절연막(23)은 p형 불순물 이온인 붕소(B : Boron) 또는 인듐(In : Indium) 등의 불순물 이온이 도프드된 절연막으로 형성하며, 상기 반도체기판(20)이 p형의 반도체기판(20)일 경우 상기 제 1 절연막(22)은 p형 불순물 이온이 도프드된 절연막으로 형성하고, 상기 제 2 절연막(23)은 n형 불순물 이온이 도프드된 절연막으로 형성한다.
또한, 상기 제 1 및 제 2 절연막(22)(23)은 한층의 절연막으로 형성할 수 있는데 그와 같이 한층으로 형성할 경우에는 상기 반도체기판(20)과 반대도전형의 불순물 이온이 도프드된 절연막으로 형성한다.
도 4c에 나타낸 바와 같이, 패터닝된 상기 제 2 감광막(PR21)을 마스크로 이용한 식각공정으로 상기 제 2 및 제 1 절연막(23)(22)을 선택적으로 제거하여 제 1 게이트 절연막(21)의 일측면에 제 2 및 제 1 절연막(23)(22)으로 이루어진 제 2 게이트 절연막(24)을 형성한다. 이어서, 제 2 감광막(PR21)을 제거한다. 그다음, 상기 제 1 게이트 절연막(21) 및 제 2 게이트 절연막(24)을 포함한 기판전면에 폴리실리콘층(25)을 형성한후 상기 폴리실리콘층(25)상에 제 3 감광막(PR22)을 도포한다. 이어서, 노광 및 현상공정으로 상기 제 1 게이트 절연막(21) 및 제 2 게이트 절연막(24)과 동일한 위치의 폴리실리콘층(25)상에만 남도록 상기 제 3 감광막(PR22)을 패터닝한다.
도 4d에 나타낸 바와 같이, 패터닝된 상기 제 3 감광막(PR22)을 마스크로 이용한 식각공정으로 상기 폴리실리콘층(25)을 선택적으로 식각하여 게이트 전극(25a)을 형성한다.
도 4e에 나타낸 바와 같이, 상기 제 3 감광막(PR22)을 제거한다. 그다음, 상기 게이트 전극(25a)을 마스크로 이용한 이온주입공정으로 상기 게이트 전극(25a) 양측면 반도체기판(20)에 상기 반도체기판(20)과 반대 도전형의 고농도 불순물 이온을 주입한후, 열처리(anneal)하여 게이트 전극(25a) 양측면 하부의 반도체기판(20)에 고농도 불순물 영역인 소오스/드레인영역(26a)(26b)을 형성한다. 이때, 상기 소오스/드레인영역(26a)(26b)을 제 1 불순물 영역이라 하기로 한다.
이때, 상기와 같은 열처리공정으로 인해 상기 제 2 게이트 절연막(24)의 상층부를 이루는 제 2 절연막(23)과 하층부를 이루는 제 1 절연막(22)에 도프드된 불순물 이온이 상기 반도체기판(20)내로 고상 확산(SPD : solid phase diffusion)하여 상기 반도체기판(20)의 상부 계면에서부터 상기 반도체기판(20)내로 제 2 및 제 3 불순물 영역(27)이 형성된다. 이때, 상기 제 2 불순물 영역(27)은 상기 반도체기판(20)과 반대 도전형의 불순물 영역으로 형성되고, 상기 제 3 불순물 영역(28)은 동일 도전형의 불순물 영역으로 형성된다.
이때, 반도체기판(20)에 접하여 형성된 제 1 절연막(22)에 도프드된 불순물 이온이 제 2 절연막(23)에 도프드된 불순물 이온에 비해 상기 반도체 기판(20)으로 더 깊숙히 더 넓게 확산되어 제 2 불순물 영역(27)을 제 3 불순물 영역(28)이 감싸는 포켓 구조의 불순물 영역으로 형성된다.
특히, 상기 제 2 및 제 3 불순물 영역(27)(28)은 고농도의 제 1 불순물 영역인 소오스/드레인영역(26a)(26b)에 비해 저농도(약 1/1000)의 불순물 농도를 갖는 저농도 불순물 영역이 되도록 형성한다.
즉, 상기 제 2 및 제 3 불순물 영역(27)(28)은 일반적인 LDD(Lightly Doped Drain)영역을 형성한 것이다.
이때, 도면에서와 같이 게이트 전극(25a) 양측 하부의 반도체 기판(20)에 LDD 영역이 대칭적으로 형성되는 것이 아니라 게이트 전극(25a)의 일측 하부에만 형성되므로 LDD 영역이 비대칭적인 구조의 모스펫으로 형성된다.
이와 같은 비대칭적인 LDD 영역(제 2 및 제 3 불순물 영역(27)(28))은 소오스/드레인 영역(26a)(26b)중 드레인 영역(26b)에 접하도록 형성한다.
도 4f에 나타낸 바와 같이, 상기 게이트 전극(25a)을 포함한 반도체기판(20)전면에 제 4 감광막(PR23)을 도포한다음 노광 및 현상공정으로 제 2 게이트 절연막(24)과 동일 위치의 게이트 전극(25a)이 노출되도록 제 4 감광막(PR23)을 패터닝한다.
도 4g에 나타낸 바왁 같이, 상기 제 4 감광막(PR23)을 마스크로 이용한 식각공정으로 상기 제 2 게이트 절연막(24)을 제거한다.
도 4h에 나타낸 바와 같이, 상기 제 4 감광막(PR23)을 제거하여 본 발명 제 2 실시예에 따른 모스펫 제조공정을 완료한다.
그러나, 본 발명 제 1 실시예에서와 같이 상기 도 4f 내지 도 4h에 나타낸 바와 같은 제 2 게이트 절연막(24) 및 제 2 게이트 절연막(24)과 동일 위치에 형성된 게이트 전극(25a)에 대한 제거공정을 생략할 수 있다.
본 발명에 따른 모스펫 및 그 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 드레인으로 사용할 고농도 불순물 영역의 일측에만 저농도 불순물 영역을 형성하므로 소오스측에도 저농도로 불순물 영역을 형성하여 발생하였던 시트 저항의 증가를 방지하므로 모스소자의 구동력을 향상시키므로 결과적으로 소자의 동작속도를 향상할 수 있다.
둘째, 저농도 불순물 영역을 형성하기 위한 이온주입공정과 틸트이온 주입공정을 생략할 수 있어 소자의 생산성을 향상시킬수 있다.

Claims (5)

  1. 반도체기판;
    상기 반도체기판상에 형성된 게이트 전극;
    상기 게이트 전극과 상기 반도체기판 사이에 형성되며, 상기 게이트 전극 일측 에지부를 포함한 제 1 영역에 형성된 제 1 게이트 절연막;
    상기 게이트 전극과 상기 반도체기판 사이에 형성되며, 상기 게이트 전극 타측 에지부를 포함한 제 2 영역에 상기 제 1 게이트 절연막보다 두껍게 형성된 제 2 게이트 절연막;
    상기 게이트 전극 양측하부의 상기 반도체기판내에 형성된 제 1 불순물 영역; 그리고,
    상기 제 2 게이트 절연막 하부의 상기 반도체기판내에 형성된 제 2 불순물 영역을 포함하여 구성됨을 특징으로 하는 반도체소자.
  2. 제 1 항에 있어서, 상기 제 2 게이트 절연막은 불순물 이온이 포함된 절연막인 것을 특징으로 하는 반도체소자.
  3. 제 1 항에 있어서, 상기 제 2 불순물 영역은 상기 제 1 불순물 영역보다 낮은 농도의 불순물 영역으로 형성됨을 특징으로 하는 반도체소자.
  4. 제 3 항에 있어서, 상기 제 2 불순물 영역에 접한 상기 반도체기판내에 형성된 제 3 불순물 영역을 포함하여 구성됨을 특징으로 하는 반도체소자.
  5. 반도체기판상에 제 1 게이트 절연막과 상기 제 1 게이트 절연막의 측면에 상기 제 1 게이트 절연막보다 두꺼운 제 2 게이트 절연막을 형성하는 공정과;
    상기 제 1 게이트 절연막상에 일측이 대응되고, 상기 제 2 게이트 절연막상에 타측이 대응되도록 게이트 전극을 형성하는 공정과; 그리고,
    상기 게이트 전극 양측 하부의 상기 반도체기판내에는 제 1 불순물 영역들을 형성하고, 상기 제 2 게이트 절연막 하부의 상기 반도체기판내에는 제 2 불순물 영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
KR1019970046038A 1997-09-06 1997-09-06 반도체소자 및 그 제조방법 KR100236098B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1019970046038A KR100236098B1 (ko) 1997-09-06 1997-09-06 반도체소자 및 그 제조방법
US08/957,622 US5952700A (en) 1997-09-06 1997-10-24 MOSFET device with unsymmetrical LDD region
JP10031678A JP3117197B2 (ja) 1997-09-06 1998-02-13 半導体素子及びその製造方法
US09/310,334 US6238985B1 (en) 1997-09-06 1999-05-12 Semiconductor device and method for fabricating the same
US09/735,909 US6455380B2 (en) 1997-09-06 2000-12-14 Semiconductor device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970046038A KR100236098B1 (ko) 1997-09-06 1997-09-06 반도체소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR19990024726A KR19990024726A (ko) 1999-04-06
KR100236098B1 true KR100236098B1 (ko) 1999-12-15

Family

ID=19520944

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970046038A KR100236098B1 (ko) 1997-09-06 1997-09-06 반도체소자 및 그 제조방법

Country Status (3)

Country Link
US (3) US5952700A (ko)
JP (1) JP3117197B2 (ko)
KR (1) KR100236098B1 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100236098B1 (ko) * 1997-09-06 1999-12-15 김영환 반도체소자 및 그 제조방법
KR100253372B1 (ko) * 1997-12-08 2000-04-15 김영환 반도체 소자 및 그 제조방법
US6180472B1 (en) * 1998-07-28 2001-01-30 Matsushita Electrons Corporation Method for fabricating semiconductor device
US6225661B1 (en) * 1998-09-02 2001-05-01 Advanced Micro Devices, Inc. MOS transistor with stepped gate insulator
US6225669B1 (en) * 1998-09-30 2001-05-01 Advanced Micro Devices, Inc. Non-uniform gate/dielectric field effect transistor
US6384457B2 (en) * 1999-05-03 2002-05-07 Intel Corporation Asymmetric MOSFET devices
US6060755A (en) * 1999-07-19 2000-05-09 Sharp Laboratories Of America, Inc. Aluminum-doped zirconium dielectric film transistor structure and deposition method for same
US6348385B1 (en) * 2000-11-30 2002-02-19 Chartered Semiconductor Manufacturing Ltd. Method for a short channel CMOS transistor with small overlay capacitance using in-situ doped spacers with a low dielectric constant
US6927435B2 (en) * 2001-01-16 2005-08-09 Renesas Technology Corp. Semiconductor device and its production process
US6406945B1 (en) 2001-01-26 2002-06-18 Chartered Semiconductor Manufacturing Ltd. Method for forming a transistor gate dielectric with high-K and low-K regions
US6436774B1 (en) 2001-01-26 2002-08-20 Chartered Semiconductor Manufacturing Ltd. Method for forming variable-K gate dielectric
US6368928B1 (en) * 2001-06-12 2002-04-09 Taiwan Semiconductor Manufacturing Company Method of forming an indium retrograde profile via use of a low temperature anneal procedure to reduce NMOS short channel effects
TW548850B (en) * 2002-05-29 2003-08-21 Toppoly Optoelectronics Corp Low-temperature polysilicon TFT of LDD structure and process for producing same
US6842374B2 (en) * 2003-01-06 2005-01-11 Ememory Technology Inc. Method for operating N-channel electrically erasable programmable logic device
KR100636680B1 (ko) * 2005-06-29 2006-10-23 주식회사 하이닉스반도체 리세스 게이트 및 비대칭 불순물영역을 갖는 반도체소자 및그 제조방법
JP2014529637A (ja) 2011-08-01 2014-11-13 サン ケミカル コーポレイション 高伸縮のエネルギー硬化性インク、及び熱転写ラベルへの応用における使用方法
CN105826392B (zh) * 2016-05-22 2018-08-31 杭州立昂东芯微电子有限公司 小能带隙iii-v族mosfet器件的非对称型源漏极结构
US20180138307A1 (en) * 2016-11-17 2018-05-17 Globalfoundries Inc. Tunnel finfet with self-aligned gate

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5145438B1 (ko) * 1971-06-25 1976-12-03
US4746624A (en) * 1986-10-31 1988-05-24 Hewlett-Packard Company Method for making an LDD MOSFET with a shifted buried layer and a blocking region
JPH0330475A (ja) * 1989-06-28 1991-02-08 Mitsubishi Electric Corp 半導体装置
JP2903134B2 (ja) * 1990-11-10 1999-06-07 株式会社 半導体エネルギー研究所 半導体装置
JPH06151833A (ja) * 1992-11-16 1994-05-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH06232416A (ja) * 1993-02-03 1994-08-19 Rohm Co Ltd 半導体記憶装置およびその製法
JP3221766B2 (ja) * 1993-04-23 2001-10-22 三菱電機株式会社 電界効果トランジスタの製造方法
US5407870A (en) * 1993-06-07 1995-04-18 Motorola Inc. Process for fabricating a semiconductor device having a high reliability dielectric material
US5441906A (en) * 1994-04-04 1995-08-15 Motorola, Inc. Insulated gate field effect transistor having a partial channel and method for fabricating
KR0161398B1 (ko) * 1995-03-13 1998-12-01 김광호 고내압 트랜지스터 및 그 제조방법
US5897354A (en) * 1996-12-17 1999-04-27 Cypress Semiconductor Corporation Method of forming a non-volatile memory device with ramped tunnel dielectric layer
KR100236098B1 (ko) * 1997-09-06 1999-12-15 김영환 반도체소자 및 그 제조방법

Also Published As

Publication number Publication date
JP3117197B2 (ja) 2000-12-11
KR19990024726A (ko) 1999-04-06
US20010012665A1 (en) 2001-08-09
US6238985B1 (en) 2001-05-29
US6455380B2 (en) 2002-09-24
JPH1187707A (ja) 1999-03-30
US5952700A (en) 1999-09-14

Similar Documents

Publication Publication Date Title
KR100261170B1 (ko) 반도체소자 및 그 제조방법
KR100236098B1 (ko) 반도체소자 및 그 제조방법
KR100205320B1 (ko) 모스펫 및 그 제조방법
JP2897004B2 (ja) Ｃｍｏｓｆｅｔ製造方法
KR100223846B1 (ko) 반도체 소자 및 그의 제조방법
KR100252870B1 (ko) 반도체소자의 제조방법
KR100549941B1 (ko) 반도체소자의 게이트전극 구조
JPH11220128A (ja) Ｍｏｓｆｅｔ及びその製造方法
JP3259479B2 (ja) Ｍｏｓ型半導体装置およびその製造方法
KR100479820B1 (ko) 반도체소자의 제조방법
KR20020002012A (ko) 트랜지스터 및 그 제조 방법
KR100260366B1 (ko) 반도체 소자의 제조 방법
KR100505623B1 (ko) Ｌｄｄ 구조의 모스 트랜지스터 및 그 제조방법
KR100588784B1 (ko) 반도체 소자 제조방법
KR100268924B1 (ko) 반도체소자의제조방법
KR100261171B1 (ko) 트랜지스터의 제조 방법
KR100546812B1 (ko) 반도체 소자 제조방법
KR0166859B1 (ko) 반도체장치 및 그 제조방법
KR100214535B1 (ko) 엘디디 구조 모스 트랜지스터 제조방법
KR100327419B1 (ko) 반도체소자제조방법
KR100498592B1 (ko) 모스트랜지스터 및 그 제조 방법
KR970006219B1 (ko) 반도체소자 제조방법
KR100235980B1 (ko) 모스패트 제조방법
JP2002124670A (ja) 半導体装置とその製造方法
KR20020056638A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110825

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20120824

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee