KR100235980B1 - 모스패트 제조방법 - Google Patents

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Abstract

모스패트 제조공정시 게이트와 드레인영역, 게이트와 소오스영역간의 오버랩커패시턴스를 줄이고, 문턱전압(VT) 및 드레인 포화전류(Idsart1)를 제어할 수 있는 고농도의 p형 영역을 리세스된 폴리 게이트를 형성시키는 공정과정중에 형성시킨다.
따라서 본 발명에 따르면 오버랩 커패시턴스가 줄어들고 문턱전압과 드레인 포화전류를 정확하게 제어할 수 있다.

Description

모스패트 제조방법
제1도는 종래 모스패트 제조공정 단면도.
제2도는 본 발명에 따른 모스패트 제조공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1a : n형 기판 1b : p형 웰
2a, 2b : 필드산화막 3 : 폴리 실리콘층
4, 4a : 질화막층 5 : 폴리실리콘측벽
6 : p+영역 7 : 산화막
8a : 국부 산화막 8b : 산화막
9 : 게이트 폴리 10a : n+ 소오스영역
10b : n+ 드레인영역
본 발명은 모스패트 제조방법에 관한 것으로서, 특히 리세스된 게이트를 갖는 모스패트의 제조방법에 관한 것이다.
일반적으로 모스패트(MOSFET)는 반도체 기판위에 크게 세 부분(게이트, 드레인 및 소오스 영역)으로 구성되어 게이트에 소정전압이 인가되면 게이트의 홀과 반도체 기판의 전자가 서로 대전되어 반도체 기판 표면의 소오스 영역에서 드레인 영역사이에 채널이 형성되고 이 채널을 따라 전자가 소오스 영역에서 드레인 영역으로 흐르게 된다.
제1도는 종래 리세스 게이트를 갖는 모스패트 제조공정 단면도로서, 제1a도와 같이 n형 반도체 기판(1)에 p형 웰(2)을 형성하고, 이 p형 웰(2)위에 활성영역과 필드영역을 구분시킨 뒤 필드영역에 필드 산화막(3)을 형성한다.
이어, 상기 필드 산화막(3)을 포함하는 활성영역인 p형 웰(2)의 표면에 도핑되지 않은 실리콘층(4), 산화막층(5) 및 질화막(6)을 차례로 도포시킨 후, 제1b도에 나타낸 바와 같이 게이트를 형성하기 위하여 게이트를 정의한 후 질화막(6), 산화막(5) 및 실리콘층(4)을 식각시키고 이어 p형 웰(2)의 소정깊이까지 식각시켜 리세스 구조를 만든다.
이어, 제1c도에 나타낸 바와 같이, 질화막(6)을 제거한 후 활성영역인 실리콘층(4)과 산화막(5)이 형성된 p형 웰(2)의 표면에 n+이온주입을 실시하여 p형 웰의 표면에서 소정깊이와 범위를 갖는 n+ 영역(7)을 형성시키고, 이어 산화막(5)을 제거한 후 국부 산화막(8)을 리세스 구조안에 형성시킨 후 폴리 게이트(9)를 국부 산화막(8)이 형성된 리세스 구조안에 형성시킨다.
그러나 이와 같은 종래 기술은 게이트와 드레인 영역, 게이트와 소오스 영역간의 오버랩된 부분이 많기 때문에 오버랩 커패시턴스(overlap capacitance)가 증가되고 국부 산화막을 정확히 정의하여 형성할 수 없기 때문에 게이트의 길이와 넓이가 부정확할 뿐 아니라 게이트의 전압 제어가 완전히 미치지 못하는 게이트와 드레인 영역간에서 전자가 트랩되어 핫 캐리어(Hot Carrier)효과가 발생하는 결점이 있었다.
본 발명은 이와 같은 단점을 해결하기 위한 것으로서, 본 발명에 따르면 게이트 폴리 형성시 문턱전압(VT) 및 드레인 포화전류(Idsat1)를 제어하기 위한 고농도의 p형 영역이 형성되고 또한 이 고농도의 p형 영역이 리세스된 게이트와 드레인 및 소오스 영역 사이에 각각 형성되기 때문에 오버랩 커패시턴스를 줄인다.
이하, 본 발명에 따른 모스패트의 제조방법을 첨부된 제2a도 내지 제2e도를 참조로 설명하면 다음과 같다.
제2a도에 나타낸 바와 같이 n형 기판(1a)의 표면내지 p형 웰(1b)을 형성하고, 이 p형 웰(1b)의 표면에 활성영역과 필드영역을 구분한 후 이 필드영역에 필드 산화막(2a,2b)을 형성한다.
이어, 상기 필드 산화막(2a,2b)을 포함한 n형 기판(1a)의 전면에 불순물이 도핑되지 않은 폴리실리콘층(3) 및 질화막층(4)을 차례로 증착시킨다.
이어 제2b도에 나타낸 바와 같이 게이트를 형성하기 위하여 사진식각공정을 이용하여 상기 질화막층(4) 및 폴리실리콘층(3)을 소정넓이로 식각한다.
그리고 상기 식각된 폴리실리콘층(3) 및 질화막층(4)을 포함한 전면에 질화막층을 증착시킨 후 에치백하여 식각된 질화막층(4) 및 폴리실리콘층(3)의 측면에 질화막 측벽(4a)을 형성한다.
이어, 상기 질화막 측벽(4a)을 포함한 전면에 P형 불순물 이온중의 하나인 보론(B+)이 도핑된 폴리실리콘층을 증착시킨 후 선택적인 식각방법으로 식각시켜 상기 질화막 측벽(4a)의 측면에 폴리실리콘 측벽(5)을 형성한다.
이어 제2c도에 나타낸 바와 같이, 상기 질화막층(4) 및 질화막 측벽(4a)을 마스크로 이용하여 n형 기판(1a)에 열처리 공정을 실시하여 산화막(7)을 성장시킨다.
그리고 상기 폴리실리콘 측벽(5)와 산화막(7)을 에칭한다.
여기서 상기 열산화 공정에 의해 산화막(7)이 노출된 n형 기판(1a)의 표면으로부터 소정깊이까지 형성되고 이후 제거함으로써 n형 기판(1a)의 표면이 리세스 구조를 갖는다.
이어 제2d도에 나타낸 바와 같이 질화막층(4) 및 질화막 측벽(4a)을 제거하고, 상기 리세스 구조의 n형 기판(1a)의 표면에 국부산화막(LOCOS)(8a)과 게이트폴리(9)를 식각된 폴리실리콘(3)안에 차례로 형성시키고, 상기 n형 기판(1a)의 전표면에 산화막(8b)을 형성시킨다.
그리고 제2e도에 나타낸 바와 같이 산화막(8b)을 제거한 후 소오스 및 드레인 영역을 형성하기 위한 n+ 이온주입을 도핑되지 않은 폴리실리콘(3)이 형성된 p형 웰(1b)상에 실시하여 소오스 영역(10a) 및 드레인 영역(10b)을 각각 형성시킨다.
여기서 상기 산화막(8b)을 제거할 때 상기 폴리실리콘층(3)을 에칭 앤드 포인트로 하여 에치함으로써 상기 게이트 폴리(9)도 산화막(8b)이 제거될 때 소정두께만큼 제거된다.
또한, 제2c도에서, 질화막층(4)와 질화막 측벽(4a)를 마스크로 이용하며 n형 기판(1a)에 열산화공정으로 산화막(7)을 성장시킬 때 보론 이온이 도핑된 폴리실리콘 측벽(5)으로부터 확산작용으로 인하여 p+ 영역(6)이 질화막(4a) 및 폴리실리콘 측벽(5)의 하측 부분의 p형 웰(1b)표면에 각각 형성된다.
따라서 본 발명에 따르면, 리세스된 게이트를 형성할 수 있기 때문에 게이트와 드레인 영역, 게이트와 소오스 영역간의 오버랩 커패시턴스가 줄어들고, 문턱전압(VT) 및 포화 드레인 전류(Idsat1)를 제거하기 위한 p+ 영역이 특별한 공정 없이도 형성되어지는 잇점이 있으며, 또한 국부 산화막이 매우 정확히 형성되기 때문에 게이트의 길이와 넓이를 정확하게 정의할 수 있다.

Claims (1)

  1. 기판상에 도전층 및 제1절연층을 차례로 형성시키는 공정과, 상기 도전층 및 제1절연층을 게이트가 형성될 소정부분을 선택적으로 제거하는 공정과, 상기 선택적으로 제거된 도전층 및 제1절연층의 측면에 제2절연층 측벽 및 문턱전압과 드레인 전류를 조정하기 위한 불순물이 도핑된 도전층 측벽을 형성하는 공정과, 상기 제1절연층 및 제2절연층 측벽을 마스크로 이용하여 기판에 열산화공정을 실시하여 제3절연층을 형성하는 공정과, 상기 제3절연층 및 도전층 측벽을 제거하여 기판의 표면에 소정깊이를 갖는 리세스를 형성하는 공정과, 상기 리세스가 형성된 기판내에 국부산화막 및 게이트 폴리를 형성하는 공정과, 상기 제1절연층 및 제2절연층을 제거하고 상기 게이트 폴리를 마스크로 이온 주입하여 소오스 및 드레인 영역을 형성시키는 공정을 순차적으로 실시함을 특징으로 하는 모스패트 제조방법.
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