KR100267989B1 - 모스에프이티(mosfet) 및 그의 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 claims abstract description 11
- 229910052760 oxygen Inorganic materials 0.000 claims description 13
- 239000001301 oxygen Substances 0.000 claims description 13
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 7
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 6
- -1 oxygen ions Chemical class 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 4
- 238000002513 implantation Methods 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims 1
- 230000007423 decrease Effects 0.000 abstract description 3
- 230000006866 deterioration Effects 0.000 abstract description 2
- 238000005549 size reduction Methods 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000009826 distribution Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- High Energy & Nuclear Physics (AREA)
- Ceramic Engineering (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 MOSFET소자의 크기축소에 따른 쇼트채널 MOSFET의 드레스홀드 전압 감소 및 펀치-스루 현상을 방지하고 또 얕은 접합 깊이에 따른 직렬 저항의 증대로 인한 전기적 특성 저하를 방지하도록 한 MOSFET 및 그의제조 방법을 제공하기 위한 것으로, 기판위에 형성된 소오스 및 드레인 영역, 게이트 전극과 상기 소오스 및 드레인 영역 사이에 형성된 채널 영역을 가지는 MOSFET에 있어서, 상기 소오스 및 드레인 영역과 상기 채널 영역이 접하는 접합의 일부분에 유효 접합 깊이를 얕게 만들도록 산화물 블록이 형성됨을 특징으로 한다.
Description
본 발명은 MOSFET 소자에 관한 것으로, 구체적으로는 MOSFET 소자의 크기가 축소되면서 부각된 쇼트채널(Short Channel) 현상을 방지하도록 한 새로운 구조의 MOSFET에 관한 것이다.
MOSFET 소자의 크기가 축소되어 딥 서브미크론(deep submicron) 영역에 들어서면서 핫 캐리어(hot carrier) 현상과 더불어, 짧아진 채널로 인해 드레인과 게이트간의 전하분담(charge sharing) 혹은 DIBL(drain induced barrier lowering)이 현저하게 나타나기 때문에 드레스홀드 전압(threshold voltage : VTH)이 감소하여 소자의 턴온/오프가 불안전하게 되며, 아울러 브레이크-다운(break-down)이 훨씬 일찍 일어나게 되었다.
도 1은 L.D.Yau에 의해 제안된 전하분담 모델(Charge Sharing Model)을 도시한 것이다.
롱 채널(Long Channel) MOSFET의 해석 모델에서는 게이트 밑의 채널영역에 생기는 벌크전하(bulk charge)는 게이트 바이어스에 의하여 유도된 것이며, 드레인/소오스의 영향을 고려하지 않는다.
그러나 L.D.Yau의 모델에서는 도 1에서와 같이 게이트 밑에 생기는 벌크전하 중 일부(10)는 게이트 바이어스에 의하여 유도되지만 나머지 벌크전하(11,12)는 드레인/소오스(13,14) 바이어스에 의하여 유도된다고 가정하였다.
이 모델에 의해 예측되는 쇼트채널 MOSFET에서의 접합 깊이에 따른 VTH감도를 나타내면 도 2와 같다.
도 2에 도시된 바와 같이, 드레인/소오스의 접합 깊이가 증가함에 따라 게이트-드레인간의 전하분담도 증가하기 때문에 (도면중 ΔVTH는 감소되는 드레스홀드 전압의 크기를 나타냄)벌크전하를 유도하는 드레인 바이어스 역할이 커서 결과적으로 쇼트채널 소자의 VTH는 감소하게 된다.
쇼트채널 현상을 감소시키기 위해서는 딥 서브미크론(deep submicron) 소자의 드레인/소오스 접합을 극단적으로 얕게 만들어야 한다(예를 들면, 유효 채널길이 Leff=0.1nm에 대하여 40nm의 깊이).
지금까지 드레인/소오스 접합은 일반적으로 이온 주입에 의하여 형성되었는데, 이온 주입의 불순물 테일링(Tailing) 효과와 불순물 확산 등으로 인하여 접합 깊이를 40nm이하로 감소시키는 것이 매우 어렵거니와, 설사 40nm이하의 얇은 접합 깊이를 만든다하더라도 이 얇은 깊이의 접합으로 인해 큰 직렬 저항(Series resistance)를 갖기 때문에 소자 특성이 저하되는 문제점이 있었다.
펀치-스루(Punch-through)를 방지하기 위한 다른방법으로서는 기판 영역의 농도를 높여 드레인바이어스에 의해 제어되는 공핍(depletion)영역이 소오스 접합까지 영향을 미치지 않도록 할 수 있으나 기판의 도핑농도가 5×1017~1×1018cm-3이상이 될 경우, 드레인/소오스와 기판간에 형성되는 p-n접합에서 밴드 대 밴드 터널링(band to band tunneling)에 의한 누설 전류가 발생하기 때문에 기판의 도핑농도를 이 이상으로 증가시킬 수 없었다.
따라서 VLSI의 집적도가 향후에도 지속적으로 향상되기 위해서는 기존의 MOSFET 공정이 갖는 이러한 한계를 극복할 수 있는 새로운 제조 공정을 개발하지 않으면 안되는 문제점이 있었다.
따라서 본 발명은 종래 기술의 문제점을 감안하여 발명한 것으로, MOSFET소자의 크기축소에 따른 쇼트채널 MOSFET의 드레스홀드 전압 감소 및 펀치-스루 현상을 방지하기 위한 MOSFET 및 그의 제조방법을 제공하기 위한 것이다.
본 발명의 또하나의 목적은 얇은 접합 깊이에 따른 직렬 저항의 증대로 인한 전기적 특성 저하를 방지하도록 한 MOSFET 및 그의제조 방법을 제공하기 위한 것이다.
도 1은 L.D.Yau에 의해 제안된 전하분담 모델을 모식적으로 나타낸 도면
도 2는 MOSFET의 접합 깊이에 따른 드레스홀드 전압(VTH) 변화를 나타낸 그래프,
도 3은 본 발명의 제 1 실시예에 의한 MOSFET의 단면을 나타낸 도면,
도 4(a)~도 4(d)는 본 발명의 제 1 실시예에 대한 각 제조 공정에서의 단면 및 깊이에 따른 전하분포를 나타낸 도면,
도 5(a) 및 도 5(b)는 각각 종래의 MOSFET와 본 발명의 MOSFET의 경우에 있어서, 채널영역과 드레인 영역의 접합부에서의 공핍영역 형성을 각각 나타낸 도면,
도 6은 본 발명의 제 2실시예에 의한 MOSFET의 단면을 나타낸 도면이다.
도면의 주요부분에 대한 부호의 설명
10,11,12 : 게이트밑의 벌크 전하 13,25 : 소오스 영역
14,25 : 드레인 영역 20 : 기판
21 : 포트레지스 박막 22 : 손상된 표면 실리콘층
23 : 채널영역 24 : 산화물 블록
26 : 게이트 산화막 27 : 게이트 전극
이와 같은 목적을 달성하기 위한 본 발명에 따른 MOSFET의 하나의 실시 양태는, 기판위에 형성된 소오스 및 드레인 영역, 게이트 전극 및 상기 소오스 및 드레인 영역 사이에 형성되는 채널 영역을 가지는 MOSFET에 있어서, 상기 소오스 및 드레인 영역의 각 접합과 상기 채널 영역이 접하는 부분에 유효 접합 깊이를 얕게 만들도록 산화물 블록이 형성됨을 특징으로 한다.
본 발명의 다른 실시 양태는, 기판상에 소정 패턴과 소정 깊이로 산소 이온을 주입하는 단계와, 상기 산소 이온이 주입된 기판을 아닐링하여 산화물 블록을 형성하는 단계와, 상기 산화물 블록이 형성된 기판상에 드레인 및 소오스 영역의 접합 일부분과 이들 소오스 및 드레인 영역 사이에 형성된 채널 영역에 상기 산화물 블록이 형성되게 얼라인 되도록 드레인/소오스 영역 및 게이트 전극을 가지는 통상의 MOSFET을 형성하는 단계를 구비함을 특징으로 한다.
이하 본 발명의 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 3은 본 발명에따른 제 1실시예의 MOSFET를 개략적으로 도시한 단면도이다.
본 발명의 제 1실시예의 MOSFET는, 도 3에 도시된 바와 같이 Si기판(20)상에 형성된 소오스 및 드레인 영역(25,25), 게이트 전극(27)과 상기 소오스 및 드레인 영역(25,25) 사이에 형성된 채널영역(23)을 가지는 MOSFET에 있어서, 상기 소오스 및 드레인 영역(25,25)과 채널영역(23)의 접합 일부분에 각각 산화물(SiO2) 블록(24)이 형성되도록 구성되어 있다.
미설명 부호 26은 게이트 산화막을 나타낸 것이다.
그리고 본 발명의 제 1실시예에 의한 MOSFET의 제조 방법을 설명하면 다음과 같다.
먼저, 도 4(a)와 같이 실리콘 기판(20)위에 공지의 포토그래픽 공정을 이용하여 산화물 블록을 형성하기 위해 패터닝된 포토레지스트 박막(21)을 형성한 후, 펀치스루 방지에 적절한 깊이인 예를 들어 기판 표면으로 부터 30nm 깊이에 산소 농도 피치(도 4(d))를 가지도록 약 120keV의 주입에너지로 산소이온을 주입하여 산소주입영역(22)을 형성한다.
이때 산소주입에 따른 표면 실리콘층(23')에 가해지는 손상을 줄이기 위해 웨이퍼의 온도를 400~600℃ 정도로 유지한다.
그 다음 도 4(b)에도시된 바와 같이 1,200~1,400℃의 고온으로 아닐링을 행하여 산화물(SiO2) 블록(24)을 형성한다.
그리고 상기 아닐링에 의해 산소 이온 주입시에 발생한 표면 실리콘층(23')에 생긴 결정상의 결함이 복구되며, 또한 (도 4d)에 도시된 바와 같은 주입된 산소분포의 꼬리(Tail)부분에 존재하는 산소가 확산하여 이미 형성된 산화물(SiO2) 블록(24)으로 이동된다.
그 다음 도 4(c)에 도시된 바와 같이 통상의 포토그래피 공정을 이용하여, 상기 산화물(SiO2) 블록(24)이 소오스 및 드레인 영역(25)과 이들 사이에 형성된 채널 영역(23)의 접합 부분에 위치되도록 얼라인 되게 마스크를 형성하여 불순물을 도핑하여 소오스 및 드레인 영역(251, 25)과 채널영역(23)을 형성한 후 게이트 산화막(26) 및 게이트 전극(27)을 증착하여 MOSFET를 형성한다.
도 5(a)는 종래의 MOSFET 경우 그리고 도 5(b)는 본 발명의 MOSFET 경우 드레인에 전압이 걸렸을 때의 공핍영역의 분포를 각각 도식적으로 나타낸 것이다.
도 5(a) 및 도 5(b)로 부터 확인되는 바와 같이 종래의 MOSFET의 경우는 드레인 바이어스가 증가함에 따라 공핍영역(28)이 채널영역으로 계속 확장하여가는데 반하여 본 발명의 MOSFET의 경우는 산화물 블록(24)으로 인하여 채널 영역쪽으로 공핍영역이 확장하는데 제약을 받기 때문에 전하분담과 DIBL현상들을 효과적으로 방지할 수 있음을 알 수 있다.
도 6은 본 발명의 제 2실시예에 의한 MOSFET의 단면을 개략적으로 나타낸 것이다.
제 2실시예와 제 1실시예의 차이점은 제 1실시예에서는 산화물 블록(24)을 소오스와 드레인 영역과 채널영역간의 접합부분에 각각 별도로 설치하는 구조인데 대하여 제 2실시예에서는 소오스 및 드레인 영역의 일부 접합부분과 채널 영역의 전체에 걸처 하나의 산화물 블록(24')을 형성하도록 하는점이 상이하며, 나머지 구성 부분은 제 1실시예와 동일하여 이들에 대하여서는 동일부호를 사용하고, 그들에 대한 구체적인 설명은 생략한다.
이와 같이 구성된 제 2실시예는 비하여 산화물 블록을 하나만 설치하므로 제조 공정이 제 1실시예에 비하여 간단하다.
이상과 같이 본 발명 소오스/드레인 영역과 채널영역이 접하는 일부분 영역에 산화물(SiO2) 블록이 설치되어 있기 때문에 채널 영역과 접하는 부분에 매우 얕은 소오스 및 드레인 접합이 형성된 것과 같은 효과를 얻을 수 있고 또한 산화물 블록이 없는 접합 영역은 직렬 저항을 줄이기에 충분한 접합깊이를 유지할 수 있기 때문에 딥 서브미크론 MOSFET의 펀치-스루 현상 및 드레스홀드 전압 감소를 방지함과 동시에 전기적 특정 저하를 경감시킬 수 있다는 효과가 있다.
Claims (8)
- 기판위에 형성된 소오스 및 드레인 영역, 게이트 전극과 상기 소오스 및 드레인 영역 사이에 형성된 채널 영역을 가지는 MOSFET에 있어서,상기 소오스 및 드레인 영역과 상기 채널 영역이 접하는 접합의 일부분에 유효 접합 깊이를 얕게 만들도록 산화물 블록이 형성됨을 특징으로 하는 MOSFET.
- 제 1항에 있어서,상기 산화물 블록은 상기 소오스 및 드레인 영역과 채널영역상의 각 접합 일부분에 별도로 형성되도록 함을 특징으로 하는MOSFET.
- 제 1항에 있어서,상기 산화물 블록은 상기 소오스 및 드레인 영역의 일부 접합부분과 상기 채널 영역의 전체에 걸쳐 형성됨을 특징으로 하는 MOSFET.
- 제 2항 또는 제 3항에 있어서,상기 기판은 Si기판이고 상기 산화물 블록은 SiO2으로 형성됨을 특징으로 하는 MOSFET.
- 기판상에 소정 패턴과 소정 깊이로 산소 이온을 주입하는 단계와,상기 산소 이온이 주입된 기판을 아닐링하여 산화물 블록을 형성하는 단계와,상기 산화물 블록이 형성된 기판상에 드레인 및 소오스 영역과 이들 드레인 및 소오스 영역 사이에 형성된 채널 영역의 접합 일부분에 상기 산화물 블록이 형성되게 얼라인한 드레인/소오스 영역 및 게이트 전극을 가지는 MOSFET를 형성하는 단계를 구비함을 특징으로 하는 MOSFET의 제조방법.
- 제 5항에 있어서,상기 산소이온 주입 단계에서, 웨이퍼의 온도를 400~600℃로 유지함을 특징으로 하는 MOSFET의 제조방법.
- 제 5항에 있어서,상기 아닐링은 1,200~1,400℃의 온도로 가열함을 특징으로 하는 MOSFET의 제조방법.
- 제 5항에 있어서,산소 이온이 주입 깊이는 약 30nm임을 특징으로 하는 MOSFET의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980036578A KR100267989B1 (ko) | 1998-09-04 | 1998-09-04 | 모스에프이티(mosfet) 및 그의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980036578A KR100267989B1 (ko) | 1998-09-04 | 1998-09-04 | 모스에프이티(mosfet) 및 그의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000018806A KR20000018806A (ko) | 2000-04-06 |
| KR100267989B1 true KR100267989B1 (ko) | 2000-10-16 |
Family
ID=19549665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980036578A KR100267989B1 (ko) | 1998-09-04 | 1998-09-04 | 모스에프이티(mosfet) 및 그의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100267989B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030008965A (ko) * | 2001-07-21 | 2003-01-29 | 현대자동차주식회사 | 차량용 잭 |
-
1998
- 1998-09-04 KR KR1019980036578A patent/KR100267989B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000018806A (ko) | 2000-04-06 |
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
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