KR0137824B1 - 반도체 장치의 소오스 드레인 형성방법 - Google Patents

반도체 장치의 소오스 드레인 형성방법

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Abstract

본 발명은 반도체 장치에서 채널 길이가 감소함에 따르는 핫 캐리어를 방지하기 위한 LDD 구조를 갖는 소오스 드레인 형성방법에 관한 것으로, 게이트 양측의 소오스 및 드레인 영역에 고농도 도핑을 먼저 실시한 후, 고농도의 이온이 주입된 소오스 및 드레인 영역의 일부를 노출시켜 이 노출부에 LDD 이온주입을 수행하는 순서로 진행하여, 종래와 같은 게이트 측벽 스페이서 형성공정을 배제하는 등 그 공정을 간소화하고, 제조 공정 시간을 단축할 수 있는 등의 효과가 있다

Description

반도체 장치의 소오스 드레인 형성방법
제1도 내지 제4도는 종래 기술에 따른 LDD 구조의 소오스 드레인 형성방법을 설명하기 위한 공정도.
제5도 내지 제8도는 본 발명에 따른 LDD 구조의 소오스 드레인 형성방법을 설명하기 위한 공정도.
*도면의 주요 부분에 대한 부호의 설명*
1:웨이퍼 기판2:게이트 산화막
3:게이트 폴리 실리콘4:산화막
5:소오스 영역6:드레인 영역
7:LDD 이온주입부8:산화막
9:게이트 측벽 스페이서11,12:포토 레지스트층
본 발명은 반도체 장치에 있어서, 핫 캐리어 효과(hot carrier effect)를 방지하기 위한 LDD(lightly doped drain) 구조의 소오스 드레인 형성방법에 관한 것으로 특히, 게이트 측벽의 스페이서 형성 공정없이 LDD 구조의 소오스 드레인을 형성하는 반도체 장치의 소오스 드레인 형성 방법에 관한 것이다.
최근 점점 경박단소형화되는 반도체 기술의 추세에 따라 단위 소자의 소오스와 드레인간의 거리인 채널간격이 2μm 이하로 감소하고 있다. 이에 따라 소오스에서 드레인으로의 채널상의 전위가 높아져 단위 MOS의 채널에 강한 전계가 걸리게 됨으로써, Electricfield=Voltage/Length의 식에 의해 강한 전계내의 전자들은 높은 에너지를 갖게 된다. 이와 같이 높은 에너지 준위를 갖는 전자를 핫 캐리어라 하고 있다. 이러한 핫 캐리어 전자들은 게이트 산화막내로 진입하여 문턱전압을 불안정하게 하고, 심각한 펀치-스루(punch-through) 문제를 야기시켜 디바이스에 치명적인 손상을 입히게 된다. 따라서 이러한 핫 캐리어를 방지하려는 많은 연구가 진행중에 있다. 이러한 연구의 한 결과로 게이트의 형성후 그 양측의 소오스 드레인 영역에 저농도의 이온주입을 행하고, 게이트의 측벽에 블랭킷 식각(blanket etching) 또는 반응성 이온 에칭(RIE) 등의 방법으로 스페이서를 형성한 후, 농도의 이온 주입을 행하는 LDD 구조의 소오스 드레인 형성방법이 제안되었다.
상기와 같은 종래 LDD 구조의 소오스 드레인 형성방법을 제1도 내지 제4도를 참조하여 보다 구체적으로 살펴보면 다음과 같다.
우선, 제1도에 나타낸 바와 같이, P형 웨이퍼 기판(1) 위에 게이트 산화막(2)을 도포한 후, 폴리 실리콘을 증착하여 게이트의 패턴 공정에 의하여 게이트 폴리 실리콘층(3)을 형성한다. 그런 다음 산화막(4)을 성장시킨 후, LDD 이온인 저농도 n-형 도펀트를, 게이트 폴리 실리콘층(3)을 마스크로 하여, 그 게이트 폴리 실리콘층(3) 양측의 소오스 및 드레인 영역(6)에 주입하여 LDD 이온주입부(7)를 형성한다. 그후, 제2도에서와 같이 ,제1도의 구조 위에 LPCVD 방법을 이용하여 두꺼운 산화막(8)을 형성한다. 이와 같은 공정후에는 게이트 측벽 스페이서(9)를 형성하기 위한 식각 공정이 진행되는 바, 제3도에서와 같이, 블랭킷 식각 방식으로 두꺼운 산화막(8)을 부분적으로 제거하여 게이트의 측벽에 스페이서(9)를 형성한다. 이후 제4도에 도시된 바와 같이, 제3도의 게이트 측벽 스페이서(9)를 마스크로 하여 소오스 드레인 영역(5)(6)에 고농도 n+형 도펀트를 주입한 다음, 어닐링 공정을 행함으로써 핫 캐리어를 방지하는 LDD 구조의 소오스 드레인을 형성하는 것이다.
그러나, 이러한 종래 LDD 구조의 소오스 드레인 형성방법에 있어서는, 게이트의 측벽 스페이서를 형성하기 위하여 비교적 두꺼운 산화막의 도포 및 정교한 블랭킷 식각 방식이 요구되고, 게이트 측벽 스페이서를 제조해야 하는 등의 공정의 복잡성이 단점으로 부각되었다. 따라서 LDD 구조의 보다 개선된 소오스 드레인 형성방법의 개발이 요구되었다.
본 발명은 상기한 문제점을 해결하기 위한 것으로, 두꺼운 산화막의 도포 및 고도로 정교한 블랭킷 식각 기술을 요하는 측벽 스페이서가 형성 공정을 배제하고, 반도체 장치의 제조 공정을 보다 간소화하며, 공정시간을 단축하는 반도체 장치의 소오스 드레인 형성방법을 제공하는 것을 목적으로 한다.
상기와 같은 본 발명의 목적을 달성하기 위하여, 본 발명은 반도체 소자의 소오스 드레인 형성방법에 있어서, 소자의 소오스 드레인 영역 전체에 n형의 고농도 이온 주입을 먼저 수행한 후, 소오스 드레인 영역중 게이트에 인접한 부분에 LDD 이온주입을 행하는 것을 특징으로 한다. 바람직하게는 상기 n형의 고농도 이온주입 단계는 산화막이 도포된 웨이퍼 기판상에 게이트 폴리 실리콘을 형성하는 단계 후, 게이트 폴리 실리콘층을 마스크로하여 이온주입을 행하는 공정으로 이루어지고, LDD 이온주입 단계는 게이트의 양측으로부터 일정거리 떨어진 노출공간부를 제외한 소오스 및 드레인 영역에 포토 레지스트 패턴을 형성하는 단계와, 이 포토 레지스트 패턴을 마스크로 LDD 이온을 상기 공간부에 주입하여 n+영역의 일부를 n-영역으로 전환시키는 공정으로 이루어지는 것을 특징으로 한다. 여기서, LDD 이온주입용 도펀트는 P형, 예를 들어 붕소(boron)이다. 또한 본 발명은 게이트 전극을 형성한 후, 고농도의 도핑을 하기 전에 기판 보호를 위한 보호막의 일종인 쉐도우(shadow) 산화막을 도포하는 단계를 포함하는 것을 특징으로 한다.
이하, 상기한 바와 같은 본 발명을 첨부도면을 참조하여 보다 상세히 설명한다.
첨부한 제5도 내지 제8도는 본 발명에 따른 LDD 구조의 소오스 드레인 형성방법을 설명하기 위한 공정도로서, 도시한 바와 같이, 본 발명에 따른 LDD 구조의 소오스 드레인 형성방법은 게이트를 형성하는 단계와, 게이트 양측의 소오스 및 드레인 영역 전체에 고농도의 이온을 도핑하는 단계와, 고농도 이온이 도핑된 소오스 및 드레인 영역중에 게이트에 인접한 부분만을 노출시키는 단계와, 소오스 드레인 영역의 노출 공간부에 LDD 이온을 도핑하는 단계와, 표면 손상 방지 및 주입된 이온들의 특성을 향상시키기 위한 어닐링 단계로 이루어진다.
상기 각 단계를 보다 구체적으로 살펴보면 다음과 같다.
상기 게이트를 형성함에 있어서는, P형으로 낮게 도핑된 실리콘 웨이퍼 기판(1)의 상면 전체를 열적 산화시켜 800nm 내지 1000nm의 두께를 가지는 게이트 산화막(2)을 형성한다. 이후, 이 게이트 산화막(2) 위에 폴리 실리콘층(3)을 620℃에서 3500Å 내지 4000Å 두께로 증착시킨다. 그런다음 폴리 실리콘층(3)의 전도성을 증대시키기 위한 포클(POCl3) 도핑을 수행한다. 그후, 폴리 실리콘층(3)의 상부에 포토 레지스트층(11)을 도포하여 게이트 패턴이 형성된 마스크(도시되지 않음)을 이용한 사진 식각 공정을 진행하여 게이트 마스크 패턴을 형성하고(제5도 참고), 이 포토 레지스트층(11)을 마스크로 하여 여분의 폴리 실리콘층을 식각하는 과정으로 게이트 폴리 실리콘층(3)을 형성하는 것이다(제6도 참고).
이와 같이 게이트를 형성한 다음에는 제6도에서와 같이, 기판의 보호를 위한 보호막의 일종인 쉐도우 산화막(13)을 일정두께로 증착한 후, 게이트 양측의 소오스 및 드레인 영역(5,6)에 n형의 고농도 이온을 주입하는 도핑공정을 진행하는 바, 이러한 도핑공정은 기 형성된 게이트 폴리 실리콘층(3)을 마스크로 하여 고농도 도펀트인 As75를 6.0×1015ions/cm2의 농도와 60KeV의 에너지로 소오스 및 드레인 영역(5,6)에 주입한다. 여기서 상기 쉐도우 산화막(13)은 실리콘 웨이퍼 표면의 손상을 방지하기 위한 것으로, 이온 도핑시 통상적으로 행하는 공정이다.
이와 같이 고농도의 이온 도핑을 행한 후에는 제7도에 보여진 바와 같이, 포토 레지스트층(12)을 마스크로 하여 게이트 전극의 양측으로 노출된 저농도 도핑 공간부에 LDD 이온을 도핑하는 바, 여기서 상기 LDD 이온으로는 P형의 불순물, 예를 들어 붕소 등이 사용되며, 또한 노출 공간부의 크기는 0.15μm 내지 0.3μm 정도가 바람직하다. 한편, 상기 저농도인 P형의 불순물을 이온주입함에 있어서는, 저농도 도펀트인 B11를 1.0×1010ions/cm2의 농도와 30KeV의 에너지로 하여 이온주입한다.
상기와 같은 공정을 완료한 후의 LDD 이온주입 마스크인 포토 레지스트층(12)을 제거한 상태를 제8도에 나타낸다. 이때 포토 레지스트층을 제거한 후에는 표면의 결함 방지와 주입된 이온들의 특성을 향상하기 위하여 950℃ 30분동안 어닐링을 함이 바람직하다.
즉, 상기에서 살펴본 바와 같이, 본 발명에서는 종래 구조에서 게이트의 게이트 측벽 스페이서를 형성하는 공정을 배제할 수 있고, 게이트 측벽 스페이서를 형성하기 위한 정교한 블랭킷 식각 공정이 필요없게 되는 등 그 공정을 간소화할 수 있으며, 제조 공정시간 또한 단축할 수 있는 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명은, LDD 구조의 소오스 드레인을 형성함에 있어서, 폴리 실리콘층으로 게이트를 형성하여 그 양측의 소오스 드레인 영역에 고농도 이온을 먼저 주입한 후, 포토 레지스트 패턴을 게이트의 양 가장자리에 소정의 차이를 형성하고, 이 노출공간부에 저농도의 이온인 LDD 이온주입을 행한 후, 어닐링하는 공정으로 진행되므로 종래 구조와 같은 게이트 스페이서를 형성할 필요가 없다. 따라서 게이트 측벽 스페이서 형성을 위한 고도로 정교한 블랭킷 식각을 필요로 하지 아니하므로, LDD의 제조공정이 간소화되고 공정시간을 단축할 수 있는 등의 효과가 있다.

Claims (6)

  1. 웨이퍼 기판에 게이트 전극을 형성하여 소오스 및 드레인 영역을 설정하는 단계;
    상기 소오스 및 드레인 영역 전체에 걸쳐 n형의 고농도 이온을 주입하는 단계;
    상기 n형의 고농도 이온이 주입된 소오스 드레인 영역중에서 게이트에 인접한 부분만을 노출시키는 단계;
    상기 게이트 양측에 인접한 노출부에 LDD 이온을 주입하는 단계, 및
    표면의 결함 방지 및 주입된 이온들의 특성을 향상시키기 위한 어닐링 단계로 이루어지는 반도체 장치의 소오스 드레인 형성방법.
  2. 제1항에 있어서, 상기 게이트 전극을 형성하는 단계와, 상기의 n형의 고농도 이온주입 단계 사이에 기판 보호를 위한 보호막의 일종인 쉐도우 산화막을 도포하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소오스 드레인 형성방법.
  3. 제1항 또는 제2항에 있어서, 상기 노출단계는 웨이퍼 기판의 전면에 포토 레지스트를 도포한 후, 게이트 전극의 크기보다 큰 개구부를 갖는 마스크를 이용하여 노광 및 현상 공정을 진행함으로써, 게이트 전극의 측벽으로부터 일정거리까지의 부분을 노출시키는 것을 특징으로 하는 반도체 장치의 소오스 드레인 형성방법.
  4. 제1항 또는 제2항에 있어서, 상기 LDD 이온주입의 도펀트는 P형 불순물인 것을 특징으로 하는 반도체 장치의 소오스 드레인 형성방법.
  5. 제4항에 있어서, 상기 P형 불순물은 붕소인 것을 특징으로 하는 반도체 장치의 소오스 드레인 형성방법.
  6. 제3항에 있어서, 개구부의 크기는 게이트 전극의 측벽 스페이서로부터 반도체 소자 특성에 따라 0.2 내지 0.5μm인 것을 특징으로 하는 반도체 장치의 소오스 드레인 형성방법.
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