KR100327419B1 - 반도체소자제조방법 - Google Patents

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Abstract

본 발명은 반도체소자 제조방법에 관한 것으로, 트랜지스터에 있어서의 핫캐리어효과를 방지하기 위한 것이다.
본 발명은 제1도전형 반도체기판상에 게이트절연막을 형성하는 공정과, 상기 게이트절연막상에 도전층을 형성하는 공정, 상기 도전층을 소정의 게이트전극패턴으로 패터닝하는 공정, 제2도전형 불순물을 이온주입하는 공정, 상기 도전층 측면에 제1측벽스페이서를 형성하는 공정, 상기 제1측벽스페이서를 마스크로 이용하여 상기 도전층을 일정두께로 식각하는 공정, 상기 제1측벽스페이서의 노출된 측면에 제2측벽스페이서를 형성하는 공정, 상기 제2측벽스페이서를 마스크로 하여 상기 도전층을 일정두께 식각하는 공정, 제2도전형 불순물을 고농도로 이온주입하는 공정을 포함하는 것을 특징으로 하는 반도체소자 제조방법을 제공한다.

Description

반도체소자 제조방법
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 핫캐리어(Hot Carrier)특성이 민감하지 않은 트랜지스터를 제조하는 방법에 관한 것이다.
종래의 트랜지스터 제조방법에 있어서, LDD(Lightly Doped Drain) 또는 DDD(Double Doped Drain)구조는 트랜지스터의 소오스 및 드레인을 N+(또는 P+)영역과 이에 접하여 형성된 N-(또는 P-)영역으로 구성한 것으로서, 이와 같은 구조로 소오스 및 드레인영역을 형성하여 측면확산을 방지함으로써 유효채널길이의 감소를 방지하고, N-(또는 P-)영역에 의한 드레인에 걸리는 전계(여기에서 전계는 드레인에 걸리는 전압에 기인된 것으로 X축 방향 전계라고도 한다)를 감소시킴으로써 게이트산화막에 포획되는 전하를 감소시키는 효과를 얻을 수 있었다.
상기 종래의 LDD구조를 갖는 트랜지스터 제조방법을 제1도를 참조하여 설명하면 다음과 같다.
먼저, 제1도 (a)에 도시된 바와 같이 P형 반도체기판(1)상에 게이트산화막 (2)을 형성하고, 이어서 제1도 (b)에 도시된 바와 같이 상기 게이트산화막(2)상에 게이트전극 형성을 위한 도전층으로서 폴리실리콘(3)을 증착한다.
다음에 제1도 (c)에 도시된 바와 같이 상기 폴리실리콘층(3)상에 포토레지스트(4)를 도포한 후 이를 사진식각공정을 통해 소정의 게이트전극패턴으로 패터닝한 후, 제1도 (d)에 도시된 바와 같이 상기 포토레지스트패턴(4)을 마스크로 하여 상기 폴리실리콘층(3)을 식각하여 게이트전극(3)을 형성한다. 이어서 N형 불순물을 저농도로 이온주입(5)하여 기판내의 소정영역에 N-영역(6)을 형성한다.
다음에 제1도 (e)에 도시된 바와 같이 상기 기판 전면에 산화막을 증착한 후 이를 에치백하여 상기 게이트전극(3) 측면에 측벽스페이서(7)를 형성한 다음 제1도 (f)에 도시된 바와 같이 N형 불순물을 고농도로 이온주입(8)하고 열처리하여 기판내의 소정영역에 N+소오스 및 드레인영역(9)을 형성함으로써 LDD구조의 트랜지스터를 완성한다.
상술한 종래기술에 있어서는 디자인룰(Design Rule)의 감소, 즉, 고집적화에 따른 유효채널길이를 감소시키는데는 효과가 있으나, 트랜지스터의 특성저하의 원인인 핫캐리어를 방지하는데 있어서는 뚜렷한 장점을 갖지 못한다. 이는 핫캐리어의 발생원인이 되는 전계를 X축에서만 줄여주는 효과가 있고 실제로 더욱 중요한 요소인 Y축, 즉, 채널과 수직방향으로 걸리는 전계를 줄이는데는 전혀 도움이 되지 않기 때문이다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 핫캐리어효과를 방지하는데 적당하도록 한 트랜지스터 제조방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은 제1도전형 반도체기판(1)상에 게이트절연막(2)을 형성하는 공정과, 상기 게이트절연막상에 도전층(3)을 형성하는 공정, 상기 도전층(3)을 소정의 게이트전극패턴으로 패터닝하는 공정, 제2도전형 불순물을 이온주입하는 공정, 상기 도전층(3) 측면에 제1측벽스페이서(7)를 형성하는 공정, 상기 제1측벽스페이서(7)를 마스크로 이용하여 상기 도전층(3)을 일정두께로 식각하는 공정, 상기 제1측벽스페이서(7)의 노출된 측면에 제2측벽스페이서(10)를 형성하는 공정, 상기 제2측벽스페이서(10)를 마스크로 하여 상기 도전층(3)을 일정두께 식각하는 공정, 제2도전형 불순물을 고농도로 이온주입하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2도에 본 발명에 의한 트랜지스터 제조방법을 공정순서에 따라 도시하였다.
먼저, 제2도 (a)에 도시된 바와 같이 P형 반도체기판(1)상에 게이트산화막 (2)을 형성하고, 이어서 제2도 (b)에 도시된 바와 같이 상기 게이트산화막(2)상에 게이트전극 형성을 위한 도전층으로서 폴리실리콘(3)을 증착한다.
다음에 제2도 (c)에 도시된 바와 같이 상기 폴리실리콘층(3)상에 포토레지스트(4)를 도포한 후 이를 사진식각공정을 통해 소정의 게이트전극패턴으로 패터닝한 후, 제2도 (d)에 도시된 바와 같이 상기 포토레지스트패턴(4)을 마스크로 하여 상기 폴리실리콘층(3)을 식각한다. 이어서 N형 불순물을 저농도로 이온주입(5)하여 기판내의 소정영역에 N-영역(6)을 형성한다.
다음에 제2도 (e)에 도시된 바와 같이 상기 기판 전면에 산화막을 증착한 후 이를 에치백하여 상기 폴리실리콘층(3) 측면에 제1측벽스페이서(7)를 형성한 다음 제2도 (f)에 도시된 바와 같이 상기 제1측벽스페이서(7)를 마스크로 이용하여 상기 폴리실리콘층(3)의 표면부위를 일정두께 식각해낸다.
이어서 제2도 (g)에 도시된 바와 같이 상기 기판 전면에 산화막(10) 증착한 후, 제2도 (h)에 도시된 바와 같이 상기 산화막을 에치백하여 상기 제1측벽스페이서(7)의 노출된 측면에 제2측벽스페이서(10)를 형성한다.
다음에 제2도 (i)에 도시된 바와 같이 상기 제2측벽스페이서(10)를 마스크로 하여 상기 폴리실리콘층(3)을 다시 일정두께 식각한 후, N형 불순물을 고농도로 이온주입(8)하여 상기 폴리실리콘층(3)을 도핑시켜 게이트전극을 형성함과 동시에 기판내의 소정영역에 N+이온주입층을 형성한 다음 열처리공정을 행하여 제2도 (j)에도시된 바와 같이 N+소오스 및 드레인영역(9)을 형성함으로써 LDD구조를 갖는 트랜지스터를 완성한다.
이상 상술한 바와 같이 본 발명에 의하면, 드레인에 걸리는 전계를 채널방향과 동일한 X축 방향뿐만 아니라 Y축방향(채널과 수직방향)의 전계를 효과적으로 제어할 수 있게 되므로 핫캐리어에 의한 영향을 최대한 줄일 수 있게 된다.
또한 고집적화에 따른 디자인룰감소에 의해 트랜지스터의 채널길이가 줄어들어도 게이트에 걸리는 전계로 안정된 트랜지스터 특성(문턱전압등)을 유지할 수 있다.
제1도는 종래의 LDD구조 트랜지스터 제조방법을 도시한 공정순서도.
제2도는 본 발명의 LDD구조 트랜지스터 제조방법을 도시한 공정순서도.
*도면의 주요부분에 대한 부호의 설명*
1. 반도체기판 2. 게이트절연막
3. 도전층 6. N-영역
7. 제1측벽스페이서 9. N+소오스 및 드레인영역
10. 제2측벽스페이서

Claims (1)

  1. 제1도전형 반도체기판(1)상에 게이트절연막(2)을 형성하는 공정과,
    상기 게이트절연막상에 도전층(3)을 형성하는 공정,
    상기 도전층(3)을 소정의 게이트전극패턴으로 패터닝하는 공정,
    제2도전형 불순물을 이온주입하는 공정,
    상기 도전층(3) 측면에 제1측벽스페이서(7)를 형성하는 공정,
    상기 제1측벽스페이서(7)를 마스크로 이용하여 상기 도전층(3)을 일정두께로 식각하는 공정,
    상기 제1측벽스페이서(7)의 노출된 측면에 제2측벽스페이서(10)를 형성하는 공정,
    상기 제2측벽스페이서(10)를 마스크로 하여 상기 도전층(3)을 일정두께 식각하는 공정,
    제2도전형 불순물을 고농도로 이온주입하는 공정을 포함하는 것을 특징으로 하는 반도체소자 제조방법.
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* Cited by examiner, † Cited by third party
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JPH05129595A (ja) * 1991-11-05 1993-05-25 Matsushita Electron Corp 半導体装置およびその製造方法

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