KR0172763B1 - 박막트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 제1전도층의 채널 상부에 제1게이트전도층이 오버랩되어 형성되고, 상기 제1전도층의 채널 일측에 소오스가 형성되며, 상기 제1전도층의 채널 타측에 오프-셋 영역을 가지고 드레인이 형성되는 탑 게이트 형 박막트랜지스터에 있어서, 상기 오프-셋 영역 상에 형성된 제2게이트전도층을 포함하는 것을 특징으로 하는 박막트랜지스터 및 그 제조 방법에 관한 것으로, 박막트랜지스터의 온/오프 전류 비를 향상시켜 소자의 전기적 특성을 향상시키는 효과가 있다.
Description
제1도는 종래의 탑(top) 게이트형 박막트랜지스터 단면도.
제2a도 내지 제2d도는 본 발명의 일실시예에 따른 박막트랜지스터 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
22 : 채널 폴리실리콘막 23 : 게이트 산화막
24 : 제1게이트 폴리실리콘막 패턴 25 : 제2게이트 폴리실리콘막 패턴
26 : 감광막 22a : 채널
22b : 오프-셋 영역 22c : 소오스 영역
22d : 드레인 영역
본 발명은 턴-온(turn on) 및 턴-오프(turn off) 전류 특성이 개선된 박막트랜지스터(TFT : Thin Film Transistor) 및 그 제조 방법에 관한 것이다.
제1도를 통해 종래의 박막트랜지스터를 살펴보면, 제1도는 종래의 탑(top) 게이트형 박막트랜지스터 단면도로서, 도면에 도시된 바와 같이 절연막(11)상에 채널 폴리실리콘막(12)을 형성하고 채널 폴리실리콘막(12)상에 소오스/드레인 이온주입을 실시하여 소오스(12c) 및 드레인(12d) 영역을 각각 형성한 다음, 게이트 산화막(13)을 형성하고 게이트 전극(14)을 패터닝하여 형성한다.
여기서, 박막트랜지스터의 오프 전류를 감소시키기 위해서는 드레인 지역에 오프-셋(Off-Set) 영역(12b)을 형성하고 있다. 도면부호 12a는 채널 영역이다.
그러나, 이러한 구조를 갖는 박막트랜지스터의 경우 턴-오프시 흐르는 누설전류는 줄일 수 있으나 턴-온시 온 전류 감소를 발생시키므로 온/오프 전류 비를 감소시키므로, 박막트랜지스터의 전기적 특성을 전체적으로 저하시킨다.
따라서, 본 발명은 온/오프 전류 비를 향상시키는 박막트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한, 본 발명의 박막트랜지스터는 제1전도층의 채널 상부에 제1게이트전도층이 오버랩 되어 형성되고, 상기 제1전도층의 채널 일측에 소오스가 형성되며, 상기 제1전도층의 채널 타측에 오프-셋 영역을 가지고 드레인이 형성되는 탑 게이트형 박막트랜지스터에 있어서, 상기 오프-셋 영역 상에 형성된 제2게이트전도층을 포함하는 것을 특징으로 한다.
또한, 본 발명의 박막트랜지스터 제조 방법은 제1전도막 패턴을 형성하고, 전체구조상부에 게이트산화막을 형성하는 단계; 상기 제1전도막의 채널지역에 오버랩되는 제2전도막 패턴을 상기 게이트 산화막상에 형성하는 단계; 전면에 저농도 불순물을 이온주입하는 단계; 상기 제1전도막의 드레인 오프-셋 영역 상에 오버랩되는 제2전도막 패턴을 형성하는 단계; 및 상기 제1전도막의 소오스/드레인 영역에 고농도 불순물을 이온주입하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
제2a도 내지 제2d도는 본 발명의 일실시예에 따른 박막트랜지스터 제조 공정도이다.
먼저, 제2a도는 절연막(21)상에 채널 폴리실리콘막(22)을 패터닝하고, 채널 폴리실리콘막(22)상에 게이트 산화막(23)을 형성한 상태의 단면도이다.
이어서, 제2b도와 같이 제1게이트 폴리실리콘막 패턴(24)을 형성하여 게이트를 디파인 한 후, 저농도 불순물(N-)을 이온주입한다.
이어서, 제2c도와 같이 디자인 룰 상에서 예정된 오프-셋 영역 상에만 제2게이트 폴리실리콘막 패턴(25)을 형성하고, 제2게이트 폴리실리콘막 패턴(25)을 형성하기 위한 마스크인 감광막(26)이 형성된 상태에서 고농도 불순물(N+) 이온주입을 실시한다. 이때, 제2게이트 폴리실리콘막 패턴(25)은 저농도 불순물이 도핑된 폴리실리콘막으로써 이는 오프-셋 영역이 저농도 불순물 영역이므로 확산에 의한 오프-셋 영역의 특성 변화를 방지하기 위함이다.
이어서, 제2d도는 감광막을 제거한 상태로서, 채널(22a), 오프-셋 영역(22b), 소오스 영역(22c), 드레인 영역(22d)을 정의된 상태이다. 이때, 오프-셋 영역(22b)상에 게이트 전극(25)을 형성 시킴으로써 박막트랜지스터의 턴 온시 온 전류 감소를 줄일 수 있으므로, 지존의 박막트랜지스터에 비해 온/오프 전류 비를 증가시킬 수 있다.
본 발명은 박막트랜지스터의 온/오프 전류 비를 향상시켜 소자의 전기적 특성을 향상시키는 효과가 있다.
Claims (5)
- 제1전도층의 채널 상부에 제1게이트전도층이 오버랩 되어 형성되고, 상기 제1전도층의 채널 일측에 소오스가 형성되며, 상기 제1전도층의 채널 타측에 오프-셋 영역을 가지고 드레인이 형성되는 탑 게이트 형 박막트랜지스터에 있어서; 상기 오프-셋 영역 상에 형성된 제2게이트전도층을 포함하는 것을 특징으로 하는 박막트랜지스터.
- 제1항에 있어서, 상기 제2게이트전도층은 저농도불순물이 도핑된 폴리실리콘막인 것을 특징으로 하는 박막트랜지스터.
- 박막트랜지스터 제조 방법에 있어서, 제1전도막 패턴을 형성하고, 전체구조상부에 게이트산화막을 형성하는 단계; 상기 제1전도막의 채널지역에 오버랩되는 제2전도막 패턴을 상기 게이트산화막에 형성하는 단계; 전면에 저농도 불순물을 이온주입하는 단계; 상기 제1전도막의 드레인 오프-셋 영역 상에 오버랩되는 제2전도막 패턴을 형성하는 단계; 및 상기 제1전도막의 소오스/드레인 영역에 고농도 불순물을 이온주입하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
- 제3항에 있어서, 상기 제1전도막 내지 제3전도막은 폴리실리콘막인 것을 특징으로 하는 박막트랜지스터 제조 방법.
- 제3항에 있어서, 상기 제3전도막은 저농도 불순물이 도핑된 폴리실리콘막인 것을 특징으로 하는 박막트랜지스터 제조 방법.
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